JPH0734312B2 - センス回路 - Google Patents
センス回路Info
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- JPH0734312B2 JPH0734312B2 JP28056785A JP28056785A JPH0734312B2 JP H0734312 B2 JPH0734312 B2 JP H0734312B2 JP 28056785 A JP28056785 A JP 28056785A JP 28056785 A JP28056785 A JP 28056785A JP H0734312 B2 JPH0734312 B2 JP H0734312B2
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Description
【発明の詳細な説明】 （技術分野） 本発明はROMのような半導体メモリ装置において、メモ
リセルの記憶状態を検出するためのセンス回路に関する
ものである。
リセルの記憶状態を検出するためのセンス回路に関する
ものである。
（従来技術） 従来、メモリ回路でメモリセルに流れる電流の状態が
I1,I2の２通りある場合、このうちどちらの状態にある
かを検出するために約（I1＋I2）/2の電流が流れるリフ
ァレンスセルを設け、メモリセルと比較していた。この
場合、セルの状態はメモリセルの２通りの状態と、リフ
ァレンスセルの１通りの状態の合計（２＋１）通り必要
である。
I1,I2の２通りある場合、このうちどちらの状態にある
かを検出するために約（I1＋I2）/2の電流が流れるリフ
ァレンスセルを設け、メモリセルと比較していた。この
場合、セルの状態はメモリセルの２通りの状態と、リフ
ァレンスセルの１通りの状態の合計（２＋１）通り必要
である。
例えば、メモリセルが４状態をとる場合の例を第３図に
示す（アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッドステート・サーキッツ（IEEE Journal of Solid
−State Circuits）第SC−20巻第２号第598〜602頁（19
85年）参照）。
示す（アイ・イー・イー・イー・ジャーナル・オブ・ソ
リッドステート・サーキッツ（IEEE Journal of Solid
−State Circuits）第SC−20巻第２号第598〜602頁（19
85年）参照）。
M1はメモリセルであり、４状態をとるものとする。すな
わち、あるバイアス条件においてメモリセルM1を流れる
電流がI1,I2,I3,I4（I1＜I2＜I3＜I4とする）の４通り
のうちのいずれかである。R1〜R3はそれぞれリファレン
スセル、２−１〜２−４はそれぞれメモリセルM1、リフ
ァレンスセルR1〜R3に同一バイアス条件を与えるバイア
ス回路である。リファレンスセルR1を流れる電流はI1と
I2の間にあり、リファレンスセルR2を流れる電流はI2と
I3の間にあり、リファレンスセルR3を流れる電流はI3と
I4の間にあるように設定されている。
わち、あるバイアス条件においてメモリセルM1を流れる
電流がI1,I2,I3,I4（I1＜I2＜I3＜I4とする）の４通り
のうちのいずれかである。R1〜R3はそれぞれリファレン
スセル、２−１〜２−４はそれぞれメモリセルM1、リフ
ァレンスセルR1〜R3に同一バイアス条件を与えるバイア
ス回路である。リファレンスセルR1を流れる電流はI1と
I2の間にあり、リファレンスセルR2を流れる電流はI2と
I3の間にあり、リファレンスセルR3を流れる電流はI3と
I4の間にあるように設定されている。
４−１〜４−３はセンスアンプであり、それぞれメモリ
セルM1のドレイン電圧とリファレンスセルR1〜R3のドレ
イン電圧とを比較することによりメモリセルM1の状態を
検出する。
セルM1のドレイン電圧とリファレンスセルR1〜R3のドレ
イン電圧とを比較することによりメモリセルM1の状態を
検出する。
この回路の場合、メモリセルM1の４状態以外に、それら
を識別するためにリファレンスセルR1〜R3に３状態を作
り込む必要がある。
を識別するためにリファレンスセルR1〜R3に３状態を作
り込む必要がある。
一般にメモリセルのｎ通りの状態を検出しようとすれ
ば、リファレンスセルによりさらに（ｎ−１）通りの状
態を作る必要があり、合計で（2n−１）通りの状態を作
る必要がある。したがって、製造技術に関する負担が大
きくなる問題がある。
ば、リファレンスセルによりさらに（ｎ−１）通りの状
態を作る必要があり、合計で（2n−１）通りの状態を作
る必要がある。したがって、製造技術に関する負担が大
きくなる問題がある。
（目的） 本発明は、メモリセルのｎ通りの状態を検出するのにメ
モリセルとリファレンスセルを合わせてもｎ通りの状態
を作るだけですむ、製造の容易な回路方式のセンス回路
を提供することを目的とするものである。
モリセルとリファレンスセルを合わせてもｎ通りの状態
を作るだけですむ、製造の容易な回路方式のセンス回路
を提供することを目的とするものである。
（構成） 本発明を一実施例を示す第１図を参照して説明すると、
電流値により規定される少なくとも２つの記憶状態のい
ずれかを有し、第１の活性信号が印加される第１の端子
（ゲート）、第１のノード（N1）に接続された第２の端
子（ドレイン）及び第１の参照電位（GND）に接続され
た第３の端子（ソース）を有する少なくとも１個の多値
レベルメモリトランジスタ（M1）と、第２の活性信号が
印加される第１の端子（ゲート）、第２のノード（N1
1）に接続された第２の端子（ドレイン）及び第１の参
照電位（GND）に接続された第３の端子（ソース）を有
し、メモリトランジスタ（M1）と同じバイアス条件でメ
モリトランジスタ（M1）の記憶状態の隣接する一対のそ
れぞれに相当するレベルの電流を流す互いに並列接続さ
れたリファレンストランジスタ対（S1,S2）の少なくと
も一対と、第１のノード（N1）と第２の参照電位（Vc
c）との間に接続され、第１の活性信号がメモリトラン
ジスタ（M1）に印加されたときそのメモリトランジスタ
の記憶状態に応じた所定の電流を供給する第１の電流供
給手段（Q1,Q2,C1）と、第２のノード（N11）、第２の
参照電位（Vcc）及び第１の電流供給手段に接続されて
第１の電流供給手段とカレントミラー回路を構成し、リ
ファレンストランジスタ（S1,S2）に第２の活性信号が
印加されたときそれらの一対のリファレンストランジス
タに前記所定の電流のほぼ２倍の電流を供給するととも
に、その電流に対応した電圧を出力する第２の電流供給
手段（Q11,Q12,Q21,C11）とを備えている。
電流値により規定される少なくとも２つの記憶状態のい
ずれかを有し、第１の活性信号が印加される第１の端子
（ゲート）、第１のノード（N1）に接続された第２の端
子（ドレイン）及び第１の参照電位（GND）に接続され
た第３の端子（ソース）を有する少なくとも１個の多値
レベルメモリトランジスタ（M1）と、第２の活性信号が
印加される第１の端子（ゲート）、第２のノード（N1
1）に接続された第２の端子（ドレイン）及び第１の参
照電位（GND）に接続された第３の端子（ソース）を有
し、メモリトランジスタ（M1）と同じバイアス条件でメ
モリトランジスタ（M1）の記憶状態の隣接する一対のそ
れぞれに相当するレベルの電流を流す互いに並列接続さ
れたリファレンストランジスタ対（S1,S2）の少なくと
も一対と、第１のノード（N1）と第２の参照電位（Vc
c）との間に接続され、第１の活性信号がメモリトラン
ジスタ（M1）に印加されたときそのメモリトランジスタ
の記憶状態に応じた所定の電流を供給する第１の電流供
給手段（Q1,Q2,C1）と、第２のノード（N11）、第２の
参照電位（Vcc）及び第１の電流供給手段に接続されて
第１の電流供給手段とカレントミラー回路を構成し、リ
ファレンストランジスタ（S1,S2）に第２の活性信号が
印加されたときそれらの一対のリファレンストランジス
タに前記所定の電流のほぼ２倍の電流を供給するととも
に、その電流に対応した電圧を出力する第２の電流供給
手段（Q11,Q12,Q21,C11）とを備えている。
（構成） 第１図は本発明の一実施例を表わす。
所定のゲート、ドレイン電圧において２種類の電流値
I1,I2のいずれかの電流値が流れるメモリセルM1のドレ
インに、NMOSトランジスタQ2のソースとインバータC1の
入力を接続し、このインバータC1の出力をNMOSトランジ
スタQ2のゲートに接続する。NMOSトランジスタQ2のドレ
インには、ソースが電源Vccに接続されゲートとドレイ
ンとが互いに接続されたPMOSトランジスタQ1を接続す
る。
I1,I2のいずれかの電流値が流れるメモリセルM1のドレ
インに、NMOSトランジスタQ2のソースとインバータC1の
入力を接続し、このインバータC1の出力をNMOSトランジ
スタQ2のゲートに接続する。NMOSトランジスタQ2のドレ
インには、ソースが電源Vccに接続されゲートとドレイ
ンとが互いに接続されたPMOSトランジスタQ1を接続す
る。
S1,S2はメモリセルM1と同じゲート、ドレイン電圧の条
件において流れる電流値がそれぞれI1,I2であるリファ
レンストランジスタである。各リファレンストランジス
タS1,S2はそのゲートW2にメモリセルM1のゲートW1と同
電位の電圧が印加され、ドレインが共通に接続されてい
る。そのドレインの共通接点N11にはインバータC1と同
じ伝達特性をもつリファレンス側インバータC11の入力
と、NMOSトランジスタQ2と同じ特性のNMOSトランジスタ
Q21のソースとが接続されている。このNMOSトランジス
タQ21のゲートにはリファレンス側インバータC11の出力
N12が接続されている。NMOSトランジスタQ21のドレイン
には、PMOSトランジスタQ11,Q12のドレインが接続され
ている。PMOSトランジスタQ11,Q12のソースは電源Vccに
接続され、ゲートはPMOSトランジスタQ1のゲートと共通
に接続され、PMOSトランジスタQ11,Q12による飽和電流
がPMOSトランジスタQ1の飽和電流のほぼ２倍になるよう
に接続されている。
件において流れる電流値がそれぞれI1,I2であるリファ
レンストランジスタである。各リファレンストランジス
タS1,S2はそのゲートW2にメモリセルM1のゲートW1と同
電位の電圧が印加され、ドレインが共通に接続されてい
る。そのドレインの共通接点N11にはインバータC1と同
じ伝達特性をもつリファレンス側インバータC11の入力
と、NMOSトランジスタQ2と同じ特性のNMOSトランジスタ
Q21のソースとが接続されている。このNMOSトランジス
タQ21のゲートにはリファレンス側インバータC11の出力
N12が接続されている。NMOSトランジスタQ21のドレイン
には、PMOSトランジスタQ11,Q12のドレインが接続され
ている。PMOSトランジスタQ11,Q12のソースは電源Vccに
接続され、ゲートはPMOSトランジスタQ1のゲートと共通
に接続され、PMOSトランジスタQ11,Q12による飽和電流
がPMOSトランジスタQ1の飽和電流のほぼ２倍になるよう
に接続されている。
メモリセルM1はゲートW1がVcc、ドレインN1の電位がイ
ンバータC1のしきい値T1のとき、流れる電流がI1とI2の
２通りの状態をもつ。仮にI1＜I2とする。リファレンス
セルS1,S2はゲートW2がメモリセルM1のゲートW1と同電
位、ドレインN11の電位がインバータC11のしきい値（こ
れはインバータC1のしきい値T1に等しい）のときに流れ
る電流がそれぞれI1,I2である。PMOSトランジスタQ1,Q1
1,Q12は同一特性のトランジスタである。
ンバータC1のしきい値T1のとき、流れる電流がI1とI2の
２通りの状態をもつ。仮にI1＜I2とする。リファレンス
セルS1,S2はゲートW2がメモリセルM1のゲートW1と同電
位、ドレインN11の電位がインバータC11のしきい値（こ
れはインバータC1のしきい値T1に等しい）のときに流れ
る電流がそれぞれI1,I2である。PMOSトランジスタQ1,Q1
1,Q12は同一特性のトランジスタである。
いまメモリセルM1に流れる電流がI1とすると、PMOSトラ
ンジスタQ11,Q12の飽和電流値は合計して2I1。これはN1
1がT1のときにリファレンスセルS1,S2に流れる電流の合
計I1＋I2よりも小さい（2I1＜I1＋I2）。したがってPMO
SトランジスタQ11,Q12は飽和領域にあり、2I1の電流を
供給し、N11はリファレンスセルS1,S2を通して流れる電
流が2I1になるまで降下する。このときN13の電位は（N1
1の電位＋NMOSトランジスタQ21の電圧降下）となる。T1
を1V程度とすると、N13は1V〜1.5V程度となる。
ンジスタQ11,Q12の飽和電流値は合計して2I1。これはN1
1がT1のときにリファレンスセルS1,S2に流れる電流の合
計I1＋I2よりも小さい（2I1＜I1＋I2）。したがってPMO
SトランジスタQ11,Q12は飽和領域にあり、2I1の電流を
供給し、N11はリファレンスセルS1,S2を通して流れる電
流が2I1になるまで降下する。このときN13の電位は（N1
1の電位＋NMOSトランジスタQ21の電圧降下）となる。T1
を1V程度とすると、N13は1V〜1.5V程度となる。
次に、メモリセルM1に流れる電流がI2とすると、PMOSト
ランジスタQ11,Q12の飽和電流値は合計して2I2となる。
これはN11がT1の時にリファレンスセルS1,S2に流れる電
流の合計I1＋I2よりも大きい（2I2＞I1＋I2）。したが
って、PMOSトランジスタQ11,Q12のドレインN13の電位は
上昇し、PMOSトランジスタQ11,Q12はリニア領域で動作
し、合計でI1＋I2の電流を供給する。このときN13の電
位はVccと（N3の電位＋|Vtp|）の間にある。VtpはPMOS
トランジスタQ11,Q12のしきい値である。N3の電位はPMO
SトランジスタQ1の駆動力を大きくすると高く設定する
ことができる。いまVcc＝5V,N3＝4V,Vtp＝−0.8Vとする
と、N13の電位は4.8Vと5Vの間になる。
ランジスタQ11,Q12の飽和電流値は合計して2I2となる。
これはN11がT1の時にリファレンスセルS1,S2に流れる電
流の合計I1＋I2よりも大きい（2I2＞I1＋I2）。したが
って、PMOSトランジスタQ11,Q12のドレインN13の電位は
上昇し、PMOSトランジスタQ11,Q12はリニア領域で動作
し、合計でI1＋I2の電流を供給する。このときN13の電
位はVccと（N3の電位＋|Vtp|）の間にある。VtpはPMOS
トランジスタQ11,Q12のしきい値である。N3の電位はPMO
SトランジスタQ1の駆動力を大きくすると高く設定する
ことができる。いまVcc＝5V,N3＝4V,Vtp＝−0.8Vとする
と、N13の電位は4.8Vと5Vの間になる。
またN3の電位を高く設定するとPMOSトランジスタQ11,Q1
2で行なわれる電流−電圧変換に、同トランジスタの飽
和領域を使用することになるので、電流検出精度は高く
なる。
2で行なわれる電流−電圧変換に、同トランジスタの飽
和領域を使用することになるので、電流検出精度は高く
なる。
以上のようにメモリセルM1の電流がI1かI2かに応じてN1
3の電位が低レベルか高レベルかが決まる。
3の電位が低レベルか高レベルかが決まる。
第２図は本発明を１セル４状態のメモリに適用した実施
例を表わす。メモリセルM1の４状態（電流がI1,I2,I3,I
4）を検出するために、各状態を表わすリファレンスセ
ルS1,S2,S3,S4を設け、第１図とほぼ同じ構成をとり、
メモリセルM1に流れる電流Ixの２倍2Ixとリファレンス
電流I1＋I2,I2＋I3,I3＋I4を比較している。
例を表わす。メモリセルM1の４状態（電流がI1,I2,I3,I
4）を検出するために、各状態を表わすリファレンスセ
ルS1,S2,S3,S4を設け、第１図とほぼ同じ構成をとり、
メモリセルM1に流れる電流Ixの２倍2Ixとリファレンス
電流I1＋I2,I2＋I3,I3＋I4を比較している。
本実施例が第１図の実施例と異なる点は、メモリセルM1
がワードラインW1と、選択ゲートQ5とによりマトリクス
状に選択可能である点と、メモリセル、リフアレンスセ
ルの両方のバイアス回路に、PMOSトランジスタQ3とNMOS
トランジスタQ4からなる電流供給経路、PMOSトランジス
タQ31とNMOSトランジスタQ41からなる電流供給回路をそ
れぞれ設けた点である。この電流供給経路を追加するこ
とにより、例えば、PMOSトランジスタQ11,Q12が飽和領
域で動作する場合、この電流供給経路からの電流により
N11の電位の低下を抑制することができる。したがって
低レベル、高レベルのN11の電位差が小さくなり、セン
ス動作が高速になる。第２図でバイアス回路B2,B3はバ
イアス回路B1と全く同じ回路である。
がワードラインW1と、選択ゲートQ5とによりマトリクス
状に選択可能である点と、メモリセル、リフアレンスセ
ルの両方のバイアス回路に、PMOSトランジスタQ3とNMOS
トランジスタQ4からなる電流供給経路、PMOSトランジス
タQ31とNMOSトランジスタQ41からなる電流供給回路をそ
れぞれ設けた点である。この電流供給経路を追加するこ
とにより、例えば、PMOSトランジスタQ11,Q12が飽和領
域で動作する場合、この電流供給経路からの電流により
N11の電位の低下を抑制することができる。したがって
低レベル、高レベルのN11の電位差が小さくなり、セン
ス動作が高速になる。第２図でバイアス回路B2,B3はバ
イアス回路B1と全く同じ回路である。
（効果） 本発明では、メモリセルのｎ個の状態を検出するのに、
リファレンスセルとしては上記のｎ個の状態をもてばよ
いので、多値センス回路を構成するのが容易である。
リファレンスセルとしては上記のｎ個の状態をもてばよ
いので、多値センス回路を構成するのが容易である。
第１図は本発明の基本的な実施例を示す回路図、第２図
は本発明の他の実施例を示す回路図、第３図は従来のセ
ンス回路を示す回路図である。 M1……メモリセル、 S1〜S4……リファレンスセル、 C1,C11……インバータ、 Q1,Q21……NMOSトランジスタ、 Q1,Q11,Q12……PMOSトランジスタ。
は本発明の他の実施例を示す回路図、第３図は従来のセ
ンス回路を示す回路図である。 M1……メモリセル、 S1〜S4……リファレンスセル、 C1,C11……インバータ、 Q1,Q21……NMOSトランジスタ、 Q1,Q11,Q12……PMOSトランジスタ。
Claims (1)
- 【請求項１】電流値により規定される少なくとも２つの
記憶状態のいずれかを有し、第１の活性信号が印加され
る第１の端子、第１のノードに接続された第２の端子及
び第１の参照電位に接続された第３の端子を有する少な
くとも１個の多値レベルメモリトランジスタと、 第２の活性信号が印加される第１の端子、第２のノード
に接続された第２の端子及び前記第１の参照電位に接続
された第３の端子を有し、前記メモリトランジスタと同
じバイアス条件で前記メモリトランジスタの記憶状態の
隣接する一対のそれぞれに相当するレベルの電流を流す
互いに並列接続されたリファレンストランジスタ対の少
なくとも一対と、 前記第１のノードと第２の参照電位との間に接続され、
前記第１の活性信号が前記メモリトランジスタに印加さ
れたときそのメモリトランジスタの記憶状態に応じた所
定の電流を供給する第１の電流供給手段と、 前記第２のノード、第２の参照電位及び前記第１の電流
供給手段に接続されて第１の電流供給手段とカレントミ
ラー回路を構成し、前記リファレンストランジスタに前
記第２の活性信号が印加されたときそれらの一対のリフ
ァレンストランジスタに前記所定の電流のほぼ２倍の電
流を供給するとともに、その電流に対応した電圧を出力
する第２の電流供給手段と、を備えたことを特徴とする
センス回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28056785A JPH0734312B2 (ja) | 1985-12-13 | 1985-12-13 | センス回路 |
| US07/220,976 US5012448A (en) | 1985-12-13 | 1988-07-15 | Sense amplifier for a ROM having a multilevel memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28056785A JPH0734312B2 (ja) | 1985-12-13 | 1985-12-13 | センス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62140298A JPS62140298A (ja) | 1987-06-23 |
| JPH0734312B2 true JPH0734312B2 (ja) | 1995-04-12 |
Family
ID=17626830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28056785A Expired - Fee Related JPH0734312B2 (ja) | 1985-12-13 | 1985-12-13 | センス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734312B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2768321B2 (ja) * | 1995-02-28 | 1998-06-25 | 日本電気株式会社 | 半導体記憶装置 |
| JP3169858B2 (ja) * | 1997-06-20 | 2001-05-28 | 日本電気アイシーマイコンシステム株式会社 | 多値型半導体記憶装置 |
| US10910061B2 (en) * | 2018-03-14 | 2021-02-02 | Silicon Storage Technology, Inc. | Method and apparatus for programming analog neural memory in a deep learning artificial neural network |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5963095A (ja) * | 1982-09-30 | 1984-04-10 | Fujitsu Ltd | 半導体記憶装置 |
-
1985
- 1985-12-13 JP JP28056785A patent/JPH0734312B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62140298A (ja) | 1987-06-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |