JPH0734318B2

JPH0734318B2 - 直列ダイナミック・メモリ・シフトレジスタ

Info

Publication number: JPH0734318B2
Application number: JP2088112A
Authority: JP
Inventors: グリゴリー・コーガン
Original assignee: テクトロニックス・インコーポレイテッド
Priority date: 1989-04-03
Filing date: 1990-04-02
Publication date: 1995-04-12
Anticipated expiration: 2010-04-12
Also published as: EP0393820B1; EP0393820A1; DE69014388T2; DE69014388D1; JPH02288000A; US4897816A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、直列ダイナミック・メモリ・シフトレジス
タ、特に、従来のシフトレジスタに比べて、使用するト
ランジスタ数が大幅に少ない直列ダイナミック・メモリ
・シフトレジスタに関する。

［従来の技術及び発明が解決しようとする課題］従来のシフトレジスタのセルは、第１転送デバイス、第
１インバータ、第２転送デバイス、及び第２インバータ
を順次接続して構成し、各セル当たり合計６〜８個のト
ランジスタを使用する。第１転送デバイスは、入力デー
タを受け取り、第１クロック信号によりイネーブルされ
て、この入力データを第１インバータに送る。第１イン
バータの出力信号は、第２クロック信号に同期して、第
２転送デバイスを介して第２インバータに転送される。
第２インバータから出力されるデータは、２つのクロッ
ク信号がマスタ・クロック信号と逆相である場合、１ク
ロック・サイクル分だけ遅延する。１個のチップ上に数
個の大きなシフトレジスタを集積化する必要がある場
合、この型のシフトレジスタ・セルは経済的ではない。
例えば、各シフトレジスタのサイズが、幅が10ビット
で、長さが1000ビットであるとする。この様なレシフト
ジスタを４個、１個のチップ上に形成すると、トランジ
スタの総数は、320,000個を超える。

したがって、本発明の目的は、処理速度を減少させるこ
となく、特定のサイズに対してトランジスタの総数を減
少させた直列シフトレジスタの提供にある。

［課題を解決するための手段及び作用］本発明による直列ダイナミック・メモリ・シフトレジス
タは、各セルについて２個のトランジスタのみを使用す
る複数のダイナミック・メモリ・セルのアレイを有す
る。複数のダイナミック・メモリ・セルは、各セルが別
個の行コマンドにより駆動され、且つ１個の列データ・
バスに接続された副アレイ形式に接続構成される。各副
アレイは直列接続した次段の副アレイとインタフェース
するための一時ラッチ回路を有する。この様に直列性続
構成の各副アレイ群は、１ビット・スライスを形成す
る。複数の１ビット・スライスを並列接続すると、１ワ
ード・スライスが形成される。データ入力ラッチ回路及
びデータ出力ラッチ回路は、夫々各１ワード・スライス
の先端及び終端に接続され、同時に、並列データを各１
ワード・スライスに入力し、このスライスから１データ
・ワードを出力する。複数の１ワード・スライスを並列
接続すると、データを並列処理するダイナミック・メモ
リ・シフトレジスタが構成される。直列データ・ワード
は、１ワード・スライスに順次読み込まれ、各１ワード
・スライスを通って直列にシフトされ、次に１ワード・
スライスから読み出される。

したがって、本発明の直列ダイナミック・メモリ・シフ
トレジスタは、複数行及び少なくとも１列を有して配置
した複数のダイナミック・メモリ・セルを含むダイナミ
ック・メモリ・シフトレジスタであり、ダイナミック・
メモリ・レジスタの各列は、入力データが供給される入
力端を有する列データ・バスと、個々の行コマンド信号
に応じて、列データ・バスに電気的に接続され、列デー
タ・バスとの間でデータ転送が行われる複数のダイナミ
ック・メモリ・セルと、列データ・バスの出力端に入力
端が接続された一時ラッチ回路とから成る回路を順次直
列接続して成ることを特徴とする。

［実施例］第１図は、本発明による直列ダイナミック・メモリ・シ
フトレジスタを示す。ダイナミック・メモリ・セル（1
2）は、ゲートが電圧源に接続され、ソース及びドレイ
ンが相互接続された第１トランジスタ（14）を有する。
第１トランジスタ（14）は、コンデンサとして働き、２
進データ・ビットの値を表す高又は低電圧レベルの電荷
を蓄積する。第２トランジスタ（16）のドレインは、第
１トランジスタ（14）のドレインに接続され、ゲートに
は行コマンド信号が供給され、ソースは列データ・バス
に接続される。行コマンド信号が第２トランジスタ（1
6）に供給されるとき、第１トランジスタ（14）は列デ
ータ・バスに結合され、第１トランジスタ及び列データ
・バス間の電荷分配により、列データ・バス上のデータ
値がデジタル１又は０であるかに応じて、列データ・バ
ス上のデータが上昇又は下降する。

複数のダイナミック・メモリ・セル（12）は、列データ
・バスに接続され、複数の直列ダイナミック・メモリ・
セルから成る副アレイ（18）を形成する。各メモリ・セ
ル（12）には、別個の行コマンド信号が供給される。副
アレイ（18）の終端は１個の副アレイの列データ・バス
を隣の副アレイの列データ・バスに直列接続する１組の
トランジスタ（20）、（22）及び（24）で形成される。
トランジスタ（26）は、列データ・バス及び中間トラン
ジスタ（22）のゲート間に接続される。トランジスタ
（20）はプリチャージ即ち予備充電トランジスタであ
り、ゲートに供給された列予備充電コマンド信号COLPR
に応答して、トランジスタ（20）及び（22）間の接続点
に供給されたトライ・ステート電力信号VPWにより決ま
る値に列データ・バスを充電する。トライ・ステート電
力信号VPWの３つのステートは、低電圧レベルと、高電
圧レベルと、高及び低電圧レベル間のトランジスタ・ス
レッショルド電圧レベルである。残りのトランジスタ
（22）、（24）及び（26）は、一時ラッチ回路（28）を
形成する。この一時ラッチ回路は、トランジスタ（26）
のゲートに供給されたラッチ入力コマンド信号LTINに応
答して、行コマンド信号によりアドレスされた副アレイ
（18）のダイナミック・メモリ・セル（12）からのデー
タを中間トランジスタ（22）のゲートに受け取る。中間
トランジスタ（22）のゲートのこのデータは、トランジ
スタ（24）のゲートに供給されるラッチ出力コマンド信
号LTOUTに応答して、次の副アレイ（18）の列データ・
バスに転送される。直列接続された複数の副アレイ（1
8）は、１ビット・スライス（30）を形成する。更に、
並列接続された複数の１ビット・スライス（30）は、１
ワード・スライス（10）を形成する。

第１副アレイＡの第１セルA0から第２副アレイＢの第１
セルB0へデータを転送するには、次のａ及びｂの工程を
必要とする。

（ａ）セルA0から一時ラッチ回路（28）にデータを転送
する。

（ｂ）一時ラッチ回路（28）からセルB0にデータを転送
する。

第２図のタイミング図では、セルA0から一時ラッチ回路
（28）への転送は、時点t1に開始する。列予備充電コマ
ンド信号COLPRはトランジスタ（20）のゲートに供給さ
れ、ラッチ入力コマンドLTINはトランジスタ（26）のゲ
ートに供給され、トランジスタのスレッショルド電圧Vt
にレベルが等しいトライ・ステート電力信号VPWが、ト
ランジスタ（20）及び（22）の接続点に供給される。ト
ランジスタ（20）及び（26）は導通して、電圧Vtをトラ
ンジスタ（20）及び（22）の接続点からＡ列データ・バ
スCOLA及びトランジスタ（22）のゲートに転送する。こ
れらの信号は１ビット・スライス内の全ての副アレイに
供給されるので、Ｂ列データ・バスにも電圧Vtが供給さ
れる。コマンド信号COLPRが０になった後、時点t2で、
０行目コマンド信号ROW0がセルA0に供給されて、セルA0
のコンデンサ即ちトランジスタ（14）を列データ・バス
に接続し、VPWは０になる。セルA0が高レベル即ちVdd−
Vtを蓄積していたとすると、電荷分配作用により、Ａ列
データ・バス及び中間トランジスタ（22）のゲートの電
圧は、電圧Vtより少し大きい値となる。ここで、Vddは
電圧源の電圧である。コマンド信号LTINが０になるとき
に、転送が終了し、中間トランジスタ（22）のゲート
は、電圧Vtより大きい電圧でフローティング状態とな
る。セルA0が０レベルを蓄積していた場合は、電荷分配
によりＡ列データ・バス及び中間トランジスタ（22）の
ゲートの電圧は、電圧Vtより小さくなる。

一時ラッチ回路（28）から隣の副アレイＢのセルB0への
転送は、時点t3で開始し、コマンド信号COLPR及びLTOUT
が共に１になり、信号VPWが高レベル（Vdd−Vt）になる
ことにより、列データ・バスＡ及びＢは共に高レベルが
供給される。コマンド信号ROW0は依然１であるので、セ
ルA0及びB0は、個々の列データに追従する。時点t4以前
にコマンド信号COLPRを除去し、時点t4で信号VPWを０に
する。時点t4で、ラッチ出力信号LTOUTは依然１であ
り、トランジスタ（22）はゲートに蓄積された電圧Vtよ
り大きいデータ値でバイアスされて導通状態であるの
で、Ｂ列データ・バスCOLBは、トランジスタ（22）及び
（24）を介して、その時のVPWの値０まで放電する。セ
ルB0はＢ列データ・バスに追従し、セルA0に始めに蓄積
された値の反対極性の値を蓄積する。コマンド信号ROW0
が除去された時、転送は終了し、セルB0は０でフローテ
ィング状態となる。中間トランジスタ（22）のゲート電
圧が電圧Vtより小さいとき、トランジスタ（22）は非導
通となるので、Ｂ列データ・バスCOLBに放電は起こら
ず、セルB0は高レベル状態を維持する。この様に、デー
タは、各副アレイ（18）に関し各行毎に同時に、各１ビ
ット・スライス（30）の一番上から一番下まで垂直に流
れる。

第３図に示す複数の１ワード・スライス（10）から成る
アレイ（40）は、最終的に得られるシフトレジスタのサ
イズ及びタイミングを満足するように構成される。アレ
イ（40）は右及び左半分に分けられる。アレイ（40）の
各半分は、Ｘ個の隣接する１ワード・スライス（10）を
有する。ここでＸとは、１ワード・スライスの総数の1/
2の数である。例えば、10ビット・ワードであれば、５
である。クロック位相パルスP0〜P9により順次駆動され
るデータ入力ラッチ（42）及びデータ出力ラッチ（44）
は、各１ワード・スライス（10）の夫々上部及び下部に
付加され、入力データ・バスから各ワード・スライスに
順番にデータ・ワードを入力し、各ワード・スライスか
ら出力データ・バスに順番にデータ・ワードを出力す
る。

第１図で１個のビット・スライス（30）について詳細に
示す様に、入力データ・ラッチ（42）は、入力データDi
n0〜９が供給される入力ゲート・トランジスタ（46）を
有する。パルスP0が１であるときのスライス０に関し
て、入力データDin0は入力ゲート・トランジスタ（46）
を通って蓄積トランジスタ（48）のゲートを入力データ
値に充電し、蓄積トランジスタ（48）は入力データDin0
の値に応じて１又は０でフローティングする。左側５個
の１ワード・スライス（10）において、左側列入力信号
LCOLINがトランジスタ（50）に供給され、データ入力ラ
ッチ（42）から列データ・バスA0〜A9へデータが転送さ
れる。時点t3において、列データ・バスには高レベル電
圧が供給され、入力データ値が高レベルであれば、時点
t4でトランジスタ（48）及び（50）を介して放電して、
副アレイ（18）の選択された行のセル内に低レベル値が
蓄積され、入力データ値が低レベルであれば、トランジ
スタ（48）は非導通となるので放電は起こらず、副アレ
イの選択されたセル内に高レベル値が蓄積される。

データ出力ラッチ回路（44）は、終段の副アレイＪの各
出力端に接続された入力端In0〜９を有し、一時ラッチ
回路（28）からデータを受け取る。予備充電トランジス
タ（52）のゲートに供給される左側出力予備充電コマン
ド信号LOUTPRは、ラッチ出力コマンドLTOUTが一時ラッ
チ（28）に供給される前に、トランジスタ（54）を高レ
ベルに充電する。コマンド信号LTOUTの立ち上がりエッ
ジで、トランジスタ（54）は一時ラッチ回路（28）から
のデータに応じて放電するか、高レベルのフローティン
グ状態を維持する。出力ライン予備充電コマンド信号OU
TLPは、第２予備充電トランジスタ（56）に供給され、
適当なクロック位相パルスP0が出力トランジスタ（58）
に供給される前に、出力ラインDout0〜９を高レベルに
充電する。クロック位相パルスの立ち上がりエッジで、
Dout0〜９はトランジスタ（54）及び（58）を介して放
電するか、又は高レベルのフローティング状態を維持
し、データを出力バスに転送する。

アレイ（40）の全体のタイミングを第４図に示す。CLK
は、10個のクロック位相パルスに分割されるクロックで
ある。文字“L"が前に付けられた信号群は、アレイ（4
0）の左半分を駆動し、文字“R"が前に付けられた信号
群は、アレイ（40）の右半分を駆動する。これらの信号
群は、互いに５クロック・サイクル分ずれている以外は
同一である。信号LCOLPR、LVPW、LLTIN、LLTOUT及びLRO
W0〜９は、第２図で説明した様にアレイ（40）の左半分
の複数の副アレイ（18）間のデータの流れを制御し、右
半分の対応部分は右半分内のデータの流れを制御する。
入力データDin0〜９は、CLKの立ち上がりエッジ又はP0
〜９の立ち下がりエッジで有効になる。クロック位相パ
ルスP0〜４は、アレイ（40）の左半分のデータ入力ラッ
チ回路（42）にデータを入力する。次に、信号LCOLIN
は、スライス０〜４の一番上の列データ・バスにデータ
を転送する。同様に、クロック位相パルスP5〜９は、右
半分のデータ入力ラッチ回路（42）にデータを入力し、
信号RCOLINはスライス５〜９の一番上の列データ・バス
にデータを転送する。左側データ出力ラッチ（44）は、
LLTOUTの立ち上がりエッジでデータが入力され、パルス
P0〜４で連続的に走査される。出力データDoutは、１つ
のクロック位相パルスの立ち上がりエッジで有効にな
る。同様に、右半分のデータ出力ラッチ（44）は、RLTO
UTの立ち上がりエッジでデータが入力され、次の５クロ
ック・サイクルの間に、クロック位相パルスP5〜９によ
り連続的に読み出される。

［発明の効果］本発明の直列ダイナミック・メモリ・シフトレジスタに
よれば、第４トランジスタ（22）のゲートを予めスレッ
ショルド電圧に充電した後、特定のダイナミック・メモ
リ・セルの充電電荷を第４トランジスタのゲートに分配
して、ゲート電圧をスレッショルド電圧に対して増減さ
せ、それに応じて第４トランジスタを導通又は非導通に
して、特定のメモリ・セルに蓄積された情報を次段に伝
達する。これによれば、メモリ・セルの充電電荷は小さ
くてよく、本発明の如くメモリ・セルを充電コンデンサ
として働くトランジスタ及び行指定用のトランジスタの
２個のランジスタで構成できる。これは、従来のシフト
レジスタの対応するセルに比較して数が少ない。したが
って、本発明の直列ダイナミック・メモリ・シフトレジ
スタは、同じサイズの従来のシフトレジスタに比べて、
トランジスタ数が大幅に少ない。

【図面の簡単な説明】

第１図は、本発明によるタイナミック・メモリ・シフト
レジスタの細部を示す回路図、第２図は第１図の回路図
の動作タイミングを示すタイミング図、第３図は本発明
のダイナミック・メモリ・シフトレジスタを示す構成
図、第４図は本発明によるシフトレジスタの入出力間の
データ転送を示すタイミング図である。図中において（14）は第１トランジスタ、（16）は第２
トランジスタ、（20）は第３トランジスタ、（22）は第
４トランジスタ、（24）は第５トランジスタ、（26）は
第６トランジスタである。

Claims

【特許請求の範囲】

【請求項１】入力データが供給される入力端を有する列
データ・バスと、ゲートが電圧源に接続され、ソース及びドレインを相互
接続した第１トランジスタ並びにゲートに行コマンド信
号が供給され、ドレインが上記第１トランジスタのソー
ス及びドレインに接続され、ソースが上記列データ・バ
スに接続された第２トランジスタを各々が含む複数のダ
イナミック・メモリ・セルと、上記列データ・バス及び出力端間にソース及びドレイン
が順次縦続的に接続された第３、第４及び第５トランジ
スタと、ドレインが上記列データ・バスに接続され、ソースが上
記第４トラジスタのゲートに接続された第６トランジス
タとを有する回路を複数段に縦続接続し、上記第５トランジスタを非導通にし、上記第３及び第６
トランジスタを導通させて、上記第３及び第４トランジ
スタの接続点に第４トランジスタのスレッショルド電圧
を供給し、上記第４トランジスタのゲートに上記スレッ
ショルド電圧を充電し、次に上記第３トランジスタを非
導通にし、上記第２トランジスタを導通させて上記第１
トランジスタの充電電荷を上記第４トランジスタのゲー
トに分配し、次に上記第３及び第５トランジスタを導通
させ、上記第６トランジスタを非導通にして、上記第３
及び第４トランジスタの接続点に高レベル電圧を供給
し、次に第３トランジスタを非導通にした後上記第３及
び第４トランジスタの接続点の電圧を0Vにすることによ
り、各段の回路の特定のダイナミック・メモリ・セルに
蓄積された情報を次段の相当するダイナミック・メモリ
・セルに送ることを特徴とする直列ダイナミック・メモ
リ・シフトレジスタ。