JPS6045512B2 - ダイナミック型シフトレジスタ回路 - Google Patents
ダイナミック型シフトレジスタ回路Info
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- JPS6045512B2 JPS6045512B2 JP55027647A JP2764780A JPS6045512B2 JP S6045512 B2 JPS6045512 B2 JP S6045512B2 JP 55027647 A JP55027647 A JP 55027647A JP 2764780 A JP2764780 A JP 2764780A JP S6045512 B2 JPS6045512 B2 JP S6045512B2
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- Japan
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- circuit
- signal
- output signal
- transmission gate
- shift register
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/18—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages
- G11C19/182—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes
- G11C19/184—Digital stores in which the information is moved stepwise, e.g. shift registers using capacitors as main elements of the stages in combination with semiconductor elements, e.g. bipolar transistors, diodes with field-effect transistors, e.g. MOS-FET
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
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- Liquid Crystal Display Device Control (AREA)
Description
【発明の詳細な説明】
この発明はＭＯＳトランジスタを用いたダイナミック
型シフトレジスタ回路に関する。
型シフトレジスタ回路に関する。
入力されたデータをＭＯＳトランジスタのゲート容量
等でダイナミックに保持するダイナミック 型シフトレ
ジスタ回路には種々の回路方式がある。
等でダイナミックに保持するダイナミック 型シフトレ
ジスタ回路には種々の回路方式がある。
その中でもデイプレツシヨン型ＭＯＳトランジスタを負
荷トランジスタとし、さらにエンハンスメント型ＭＯＳ
トランジスタを駆動トランジスタとするいわゆるＥ／Ｄ
インバータと、伝送ゲー トとを縦続接続して構成した
ダイナミック型シフ トレジスタ回路やレシオレスダイ
ナミック型シフ トレジスタ回路が多く用いられている
。しカルながら上記Ｅ／Ｄインバータを用いたシフトレ
ジスタ回路では直流電流が流れる経路が常に生じるため
に消費電力量が大きくなるという欠点があり、またレシ
オレスのシフトレジスタ回路では出力電圧が電源電圧に
まで達せず、十分な振幅が得られないという欠点がある
。 この発明は上記のような事情を考慮してなされたも
のであり、その目的とするところは、十分な出力振幅が
得られるとともに消費電力量も少ないダイナミック型シ
フトレジスタ回路を提供するこ とにある。
荷トランジスタとし、さらにエンハンスメント型ＭＯＳ
トランジスタを駆動トランジスタとするいわゆるＥ／Ｄ
インバータと、伝送ゲー トとを縦続接続して構成した
ダイナミック型シフ トレジスタ回路やレシオレスダイ
ナミック型シフ トレジスタ回路が多く用いられている
。しカルながら上記Ｅ／Ｄインバータを用いたシフトレ
ジスタ回路では直流電流が流れる経路が常に生じるため
に消費電力量が大きくなるという欠点があり、またレシ
オレスのシフトレジスタ回路では出力電圧が電源電圧に
まで達せず、十分な振幅が得られないという欠点がある
。 この発明は上記のような事情を考慮してなされたも
のであり、その目的とするところは、十分な出力振幅が
得られるとともに消費電力量も少ないダイナミック型シ
フトレジスタ回路を提供するこ とにある。
ノ 以下、図面を参照してこの発明の一実施例を説明す
る。
る。
第１図はこの発明の動作原理図てある。図において１１
、１２はそれぞれ伝送ゲート回路である。この両伝送ゲ
ート回路１１、１２は転送用のクロック信号φ１、φ２
のそれぞれに応じてオンオフ制御されるようになつてい
て、オン状態になるとその入力側の信号を読み込んで出
力する。そして上記一方の伝送ゲート回路１１の入力側
には入力信号Ｌが与えられる。またこの伝送ゲート回路
１１の出力信号は反転回路１３によつて反転されて上記
他方の伝送ゲート回路１２の入力信号として与えられる
。さらに上記一方の伝送ゲート回路１１の出力信号は信
号追随回路１４にも与えられる。この信号追随回路１４
の出力信号は上記伝送ゲート回路１１の出力信号に追随
して変化するようになつているとともに、伝送ゲート回
路１１がオフ状態となつている期間にはその出力信号が
−Ｖｓｓレベルを保持するようになつている。上記信号
追随回路１４の出力信号は十Ｖｄｄ印加点と出力端１５
との間に接続されているエンハンスメント型のＮチャネ
ルＭＯＳトランジスタＱ１のゲートに与えられ、また上
記伝送ゲート回路１２の出力信号は、−Ｖ＃印加点と上
記出力端１５との間に接続されたエンハンスメシト型の
ＮチャネルＭＯＳトランジスタＱ２のゲートに与えられ
る。また上記トランジスタＱ１のゲートと出力端１５と
の間にはコンデンサＣが接続されている。このような回
路ではφ１が高レベル（十■Ｄｄに相当）となる期間に
伝送ゲート回路１１に高レベル信号が読み込まれると、
信号追随回路１４の−出力信号も高レベルになる。この
とき伝送ゲート回路１２の出力信号が以前の高レベル状
態をダイナミックに保持しているため、トランジスタＱ
２はオン状態にあり、出力信号０ｕｔは低レベル（一Ｖ
ｓｓに相当）になつている。したがつてこのとき−コン
デンサＣはほぼ（Ｖｄｄ＋■ｓ）付近のレベルまで充電
される。次にφ２が高レベルとなる期間に反転回路１３
の低レベルの出力信号が伝送ゲート回路１２に読み込ま
れると、いままでオン状態にあつたトランジスタＱ２が
オフし、今度はトラ、ンジスタＱ１を介して出力信号０
１ｔが高レベルに設定される。このときコンデンサＣは
（Ｖｄｄ＋Ｖぉ）以上のレベルまで上昇されるため、高
レベルとなつている信号０ｕｔは十分に＋Ｖｄｄにまで
達することができる。したがつて十分な出力振幅を得で
ることができる。第２図は上記回路を具体的に示す構成
図であり、さらに第３図はその各回路点の信号波形を示
す波形図である。
、１２はそれぞれ伝送ゲート回路である。この両伝送ゲ
ート回路１１、１２は転送用のクロック信号φ１、φ２
のそれぞれに応じてオンオフ制御されるようになつてい
て、オン状態になるとその入力側の信号を読み込んで出
力する。そして上記一方の伝送ゲート回路１１の入力側
には入力信号Ｌが与えられる。またこの伝送ゲート回路
１１の出力信号は反転回路１３によつて反転されて上記
他方の伝送ゲート回路１２の入力信号として与えられる
。さらに上記一方の伝送ゲート回路１１の出力信号は信
号追随回路１４にも与えられる。この信号追随回路１４
の出力信号は上記伝送ゲート回路１１の出力信号に追随
して変化するようになつているとともに、伝送ゲート回
路１１がオフ状態となつている期間にはその出力信号が
−Ｖｓｓレベルを保持するようになつている。上記信号
追随回路１４の出力信号は十Ｖｄｄ印加点と出力端１５
との間に接続されているエンハンスメント型のＮチャネ
ルＭＯＳトランジスタＱ１のゲートに与えられ、また上
記伝送ゲート回路１２の出力信号は、−Ｖ＃印加点と上
記出力端１５との間に接続されたエンハンスメシト型の
ＮチャネルＭＯＳトランジスタＱ２のゲートに与えられ
る。また上記トランジスタＱ１のゲートと出力端１５と
の間にはコンデンサＣが接続されている。このような回
路ではφ１が高レベル（十■Ｄｄに相当）となる期間に
伝送ゲート回路１１に高レベル信号が読み込まれると、
信号追随回路１４の−出力信号も高レベルになる。この
とき伝送ゲート回路１２の出力信号が以前の高レベル状
態をダイナミックに保持しているため、トランジスタＱ
２はオン状態にあり、出力信号０ｕｔは低レベル（一Ｖ
ｓｓに相当）になつている。したがつてこのとき−コン
デンサＣはほぼ（Ｖｄｄ＋■ｓ）付近のレベルまで充電
される。次にφ２が高レベルとなる期間に反転回路１３
の低レベルの出力信号が伝送ゲート回路１２に読み込ま
れると、いままでオン状態にあつたトランジスタＱ２が
オフし、今度はトラ、ンジスタＱ１を介して出力信号０
１ｔが高レベルに設定される。このときコンデンサＣは
（Ｖｄｄ＋Ｖぉ）以上のレベルまで上昇されるため、高
レベルとなつている信号０ｕｔは十分に＋Ｖｄｄにまで
達することができる。したがつて十分な出力振幅を得で
ることができる。第２図は上記回路を具体的に示す構成
図であり、さらに第３図はその各回路点の信号波形を示
す波形図である。
第２図において前記伝送ゲート回路１１，１２に相当す
るのはエンハンスメント型のＮチャネルＭＯＳトランジ
スタＱ３，Ｑ４であり、前記反転回路１３はデイプレツ
シヨン型のＮチャネルＭＯＳトランジスタＱ５およびエ
ンハンスメント型のＮチャネルＭＯＳトランジスタＱ６
とによつて構成され、さらに前記信号追随回路１４はエ
ンハンスメント型のＮチャネルＭＯＳトランジスタＱ７
およびデイプレツシヨン型のＮチャネルＭＯＳトランジ
スタＱ８からなるソースフｊオロウ回路によつて構成さ
れている。また前記コンデンサＣはそのソース、ドレイ
ンが前記出力端１５に共通接続されたエンハンスメント
型のＮチャネルＭＯＳトランジスタＱ９のゲート容量が
利用される。また第３図においてトランジスタＱ９のゲ
ート電圧Ｖ３は、出力信号０１ｔが高レベルとなつてい
る期間内に時定数τ（τ＝Ｃ−Ｒ８、Ｒ８はトランジス
タＱ８の抵抗）の傾きで低下していくが、これはクロッ
ク信号φ１あるいはφ２の周波数をｆとし、このｆとτ
との間にτ〉１／ｆなる関係が成立するようにτの値を
設定しておけば、たとえばＣの値を１ＤＦ，．Ｒ８の値
を３００ｋΩとすればτは３００ｎｓになり、ｆを１０
Ｍ土とすれば１／ｆは１００ｎｓとなり、φ１あるいは
φ２の１１２周期間で０ｕｔが■Ｄ，レベルより低下す
ることはない。
るのはエンハンスメント型のＮチャネルＭＯＳトランジ
スタＱ３，Ｑ４であり、前記反転回路１３はデイプレツ
シヨン型のＮチャネルＭＯＳトランジスタＱ５およびエ
ンハンスメント型のＮチャネルＭＯＳトランジスタＱ６
とによつて構成され、さらに前記信号追随回路１４はエ
ンハンスメント型のＮチャネルＭＯＳトランジスタＱ７
およびデイプレツシヨン型のＮチャネルＭＯＳトランジ
スタＱ８からなるソースフｊオロウ回路によつて構成さ
れている。また前記コンデンサＣはそのソース、ドレイ
ンが前記出力端１５に共通接続されたエンハンスメント
型のＮチャネルＭＯＳトランジスタＱ９のゲート容量が
利用される。また第３図においてトランジスタＱ９のゲ
ート電圧Ｖ３は、出力信号０１ｔが高レベルとなつてい
る期間内に時定数τ（τ＝Ｃ−Ｒ８、Ｒ８はトランジス
タＱ８の抵抗）の傾きで低下していくが、これはクロッ
ク信号φ１あるいはφ２の周波数をｆとし、このｆとτ
との間にτ〉１／ｆなる関係が成立するようにτの値を
設定しておけば、たとえばＣの値を１ＤＦ，．Ｒ８の値
を３００ｋΩとすればτは３００ｎｓになり、ｆを１０
Ｍ土とすれば１／ｆは１００ｎｓとなり、φ１あるいは
φ２の１１２周期間で０ｕｔが■Ｄ，レベルより低下す
ることはない。
またさらに上記τを入力信号１ｎの周期よりも十分に小
さくすれば、たとえばτが３００ｒ１ＳのときにＴを１
０μＳとすれば、直流電流の流れる時間がわずかなもの
となるため低消費電力化が可能である。なおこの発明は
上記の一実施例に限定されるものではなく、たとえば信
号追随回路１４はソースフオロウ回路で構成される場合
について説明したが、これは要するに出力信号が入力信
号に追随するようなものであれば良い。又、上記実施例
では、第１の伝送ゲート回路の出力信号に迫随する信号
追随回路について説明したが、上記反転回路出力信号に
迫随する如く構成することも出来る。さらに上記実施例
では回路をＮチャネルのＭＯＳトランジスタによつて構
成する場合について説明したが、これはＰチャネルのＭ
ＯＳトランジスタによつて構成するようにしても良い。
以上説明したようにこの発明によれば、十分な出力振幅
が得られるとともに消費電力量も比較的少ないダイナミ
ック型シフトレジスタ回路を提供することができる。
さくすれば、たとえばτが３００ｒ１ＳのときにＴを１
０μＳとすれば、直流電流の流れる時間がわずかなもの
となるため低消費電力化が可能である。なおこの発明は
上記の一実施例に限定されるものではなく、たとえば信
号追随回路１４はソースフオロウ回路で構成される場合
について説明したが、これは要するに出力信号が入力信
号に追随するようなものであれば良い。又、上記実施例
では、第１の伝送ゲート回路の出力信号に迫随する信号
追随回路について説明したが、上記反転回路出力信号に
迫随する如く構成することも出来る。さらに上記実施例
では回路をＮチャネルのＭＯＳトランジスタによつて構
成する場合について説明したが、これはＰチャネルのＭ
ＯＳトランジスタによつて構成するようにしても良い。
以上説明したようにこの発明によれば、十分な出力振幅
が得られるとともに消費電力量も比較的少ないダイナミ
ック型シフトレジスタ回路を提供することができる。
第１図はこの発明の動作原理図、第２図はこの発明の一
実施例の構成図、第３図はその信号波形図である。 １１，１２・・・・・・伝送ゲート回路、１３・・・・
・・反転回路、１４・・・・・・信号追随回路、Ｑ１〜
Ｑ４，Ｑ６，Ｑ７・ ・・エンハンスメント型のＭＯＳ
トランジスタ、Ｑ５，Ｑ８・・・・・デイプレツシヨン
型のＭＯＳトランジスタ。
実施例の構成図、第３図はその信号波形図である。 １１，１２・・・・・・伝送ゲート回路、１３・・・・
・・反転回路、１４・・・・・・信号追随回路、Ｑ１〜
Ｑ４，Ｑ６，Ｑ７・ ・・エンハンスメント型のＭＯＳ
トランジスタ、Ｑ５，Ｑ８・・・・・デイプレツシヨン
型のＭＯＳトランジスタ。
Claims (1)
- １ その一端に入力信号が与えられるとともに第１のク
ロック信号によつてオンオフ制御される第１の伝送ゲー
ト回路と、上記第１の伝送ゲート回路の出力信号を反転
する反転回路と、その一端に上記反転回路の出力信号が
与えられるとともに第２のクロック信号によつてオンオ
フ制御される第２の伝送ゲート回路と、その出力信号が
上記第１の伝送ゲート回路の出力信号もしくは上記反転
回路出力信号に追随する信号追随回路と、電源の一方と
出力端との間に挿入され上記信号追随回路の出力信号を
そのゲート入力とする第１のＭＯＳトランジスタと、電
源の他方と上記出力端との間に挿入され上記第２の伝送
ゲート回路の出力信号をそのゲート入力とする第２のＭ
ＯＳトランジスタと、上記出力端と上記第１のＭＯＳト
ランジスタのゲートとの間に挿入される容量素子とを具
備したことを特徴とするダイナミック型シフトレジスタ
回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55027647A JPS6045512B2 (ja) | 1980-03-05 | 1980-03-05 | ダイナミック型シフトレジスタ回路 |
| GB8105938A GB2072980B (en) | 1980-03-05 | 1981-02-25 | Dynamic shift register circuit |
| US06/237,959 US4446567A (en) | 1980-03-05 | 1981-02-25 | Dynamic shift register circuit |
| DE3108342A DE3108342C2 (de) | 1980-03-05 | 1981-03-05 | Dynamische Schieberegisterschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55027647A JPS6045512B2 (ja) | 1980-03-05 | 1980-03-05 | ダイナミック型シフトレジスタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56124195A JPS56124195A (en) | 1981-09-29 |
| JPS6045512B2 true JPS6045512B2 (ja) | 1985-10-09 |
Family
ID=12226706
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55027647A Expired JPS6045512B2 (ja) | 1980-03-05 | 1980-03-05 | ダイナミック型シフトレジスタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4446567A (ja) |
| JP (1) | JPS6045512B2 (ja) |
| DE (1) | DE3108342C2 (ja) |
| GB (1) | GB2072980B (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4922138A (en) * | 1987-05-25 | 1990-05-01 | Canon Kabushiki Kaisha | Scan circuit using a plural bootstrap effect for forming scan pulses |
| US4985905A (en) * | 1988-09-30 | 1991-01-15 | Advanced Micro Devices, Inc. | Two phase CMOS shift register bit for optimum power dissipation |
| US4897816A (en) * | 1989-04-03 | 1990-01-30 | Tektronix, Inc. | Serial dynamic memory shift register |
| JP3422921B2 (ja) * | 1997-12-25 | 2003-07-07 | シャープ株式会社 | 半導体集積回路 |
| TWI309831B (en) * | 2002-09-25 | 2009-05-11 | Semiconductor Energy Lab | Clocked inverter, nand, nor and shift register |
| US7053657B1 (en) | 2003-06-26 | 2006-05-30 | Cypress Semiconductor Corporation | Dynamically biased wide swing level shifting circuit for high speed voltage protection input/outputs |
| US6891917B2 (en) * | 2003-08-04 | 2005-05-10 | Atmel Corporation | Shift register with reduced area and power consumption |
| CN101079325B (zh) * | 2006-05-24 | 2010-12-29 | 奇美电子股份有限公司 | 移位寄存器电路 |
| US8605029B2 (en) | 2009-06-25 | 2013-12-10 | Sharp Kabushiki Kaisha | Shift register, display device provided with same, and method of driving shift register |
| TWI476742B (zh) | 2010-12-06 | 2015-03-11 | Au Optronics Corp | 多工式驅動電路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3588526A (en) * | 1969-04-04 | 1971-06-28 | Westinghouse Electric Corp | Shift register using metal oxide silicon transistors |
| US3683203A (en) * | 1969-09-08 | 1972-08-08 | Gen Instrument Corp | Electronic shift register system |
| GB1407980A (en) * | 1971-06-10 | 1975-10-01 | Integrated Photomatrix Ltd | Shift register stage |
| US3898479A (en) * | 1973-03-01 | 1975-08-05 | Mostek Corp | Low power, high speed, high output voltage fet delay-inverter stage |
| US3916169A (en) * | 1973-09-13 | 1975-10-28 | Texas Instruments Inc | Calculator system having a precharged virtual ground memory |
| JPS54161288A (en) * | 1978-06-12 | 1979-12-20 | Hitachi Ltd | Semiconductor device |
| US4354123A (en) * | 1979-08-13 | 1982-10-12 | Mostek Corporation | High voltage clock generator |
-
1980
- 1980-03-05 JP JP55027647A patent/JPS6045512B2/ja not_active Expired
-
1981
- 1981-02-25 GB GB8105938A patent/GB2072980B/en not_active Expired
- 1981-02-25 US US06/237,959 patent/US4446567A/en not_active Expired - Lifetime
- 1981-03-05 DE DE3108342A patent/DE3108342C2/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3108342A1 (de) | 1982-01-14 |
| GB2072980A (en) | 1981-10-07 |
| GB2072980B (en) | 1984-02-29 |
| US4446567A (en) | 1984-05-01 |
| DE3108342C2 (de) | 1983-03-17 |
| JPS56124195A (en) | 1981-09-29 |
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