JPH0734428B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法

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JPH0734428B2 JP63306208A JP30620888A JPH0734428B2 JP H0734428 B2 JPH0734428 B2 JP H0734428B2 JP 63306208 A JP63306208 A JP 63306208A JP 30620888 A JP30620888 A JP 30620888A JP H0734428 B2 JPH0734428 B2 JP H0734428B2
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  • Drying Of Semiconductors (AREA)
  • Electron Beam Exposure (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、半導体集積回路のような極小素子の製造に関
し、特に表面材料の選択除去によりパターン描画する方
法に関する。
[従来技術の説明] 集積回路、光素子、光電素子、磁器光素子のような極小
素子の製造には、基板上に層の堆積とパターンニングが
含まれ、このパターンニングには、表面材料の選択的除
去が含まれる。現在用いられているパターンニングの主
なものは光リソグラフィー処理をベースとするもので、
このパターン描画技術は、有機物の「レジスト」層をパ
ターン描画されるべき表面上に堆積させて、その後、レ
ジスト層の所望のパターンを、適当な照射、露出(ある
いは未露出)レジスト材料の化学的除去、パターンの化
学的転写により形成するのである。このパターンニング
方法の変形例には、シリカ、金属材料のような別のレジ
スト材料即ち、マスク材料を使用し、パターンの転写
は、プラズマのようなより高級な手段を含む。以下の文
献は、このような方法の代表例を記述したものである。
米国特許4,276,368号(1981年6月30日登録)、米国特
許4,354,898号(1982年10月19日登録)、米国特許4,63
7,129号(1987年1月20日登録)、エル.デー.ウエス
トブロック他、「DFBレーザーと集積光学素子用のInPの
新回析格子プロフィール」(エレクトリック・レター
ズ)19巻(1983年)1076−77ページ。
上記のパターニング(パターン描画)は、大気圧で行な
われるのが一般的である。したがって、そのようなパタ
ーニングは、大気圧堆積技術(例えば、液相、気相エピ
タキシー)と組み合わせて用いられる。しかし、ある素
子構造(特に、高精細な層厚の制御が要求されるような
もの)は、高真空条件(例えば、分子線エピタキシー)
で、層の堆積を行うのがよい。高真空条件下で(偏向ビ
ームの)イオン露出でパターンを形成することは可能で
はあるが、そのような、パターンニングが、実際的でな
いのは、比較的大きな領域を除去するのに本質的に時間
がかかるからである。したがって特に、高真空層堆積と
組み合わせて、高真空条件下で行なわれるのが適当なパ
ターニング工程を提供するのが良い。このパターニング
には、わずかな領域の除去または修正が含まれ、これに
より、真空を破ることなく真空堆積層の効率的なパター
ニングが出来る。
(発明の概要) 基板上に例えば、III−V属とIV属半導体層のパターニ
ングの促進、そして高真空条件下でのパターニングの促
進の点から、パターンは、半導体マスク層に形成され
る。一般的には、パターンの形成は、マスク層をエネル
ギーイオン(偏向ビーム)に選択的にさらすことによっ
て行われる。これはまた例えば、マスク層材料の除去即
ち破壊、あるいはイオン注入にも用いられる。パターン
形成が、下層材料の選択的露出になる場合には、形成さ
れたパターンは、次に、除去剤にさらすことにより下層
に転写される。この除去剤はマスク層材料に影響をおよ
ぼさず、あるいは、少なくとも除去される材料よりも影
響を受けないようなものが選択される。他の場合には、
現像ステップが、転写の前に行われることもあり、この
現像ステップは、マスク層材料の露出部分あるいは未露
出部分のいずれかを除去するのに適した現像剤を用いて
行われる。現像剤は除去剤と同じものでもよい。
除去剤は、露出下層材料上で、残留マスク材料より、よ
り活発に作用するように選択されるので、比較的薄いマ
スク層は、そのマクス層の高速度パターン形成の必要に
より、良く用いられる。この点から、エピタキシャルマ
スク層の使用が好ましい。特に、エピタキシャル堆積マ
スク層が好ましいのは、パターンの転写後、残留マスク
材料は、その後のエピタキシャル層堆積の間、埋設され
ている場合である。尚、本明細書において、堆積とはCV
DあるいはPVDのいずれかによるかを問わず、層が形成さ
れればよく、これにより、本発明を限定的に解釈すべき
ではない。
(実施例の説明) 図に、基板1、第1層2、第2層即ち、未露出半導体マ
スク層3、露出半導体マスク層4が示されている。第
1、2、3、4図には本発明の第1実施例にしたがっ
て、ポジ型パターンプロセスの連続段階が示されてい
る。第1、2、5、6図には、本発明の第2実施例にし
たがって、ネガ型パターンプロセスの連続段階が示され
ている。特に、第1図においては、未露出半導体マスク
層3は、マスク層として層2上に堆積されている。第2
図において、マスク層は、未露出半導体マスク層3と露
出半導体マスク層4を含んでいる。露出半導体マスク層
4と未露出半導体マスク層3のいずれかは、それぞれ第
3図と5図に示すように、除去され、層2の露出部分は
第4図と6図に示すように、それぞれ除去されている。
パターン形成に必要とされる時間を最小にする為に、マ
スク層の厚さは約10ナノメータを越えないのが好まし
い。マスク層厚の選択は、さらにパターン形成後残留し
たマスク材料のエッチング速度と下層材料のそれとの差
に影響されるので、必要なエッチング深さは、エッチン
グされるべきでない領域が保護されたままでいるように
選択される。マスク層がエピタキシーで堆積され、十分
な均一性があれば、マスク層の厚さは3ナノメータ以下
でもよい。
第2図に示した状態の代わりに、ポジ型パターンを形成
する方法として、照射された層材料を照射によって完全
にまたは実質的に完全に除去して第3図の構造を得るこ
とも可能である。しかし、より一般的には、除去以外の
機構も、パターン形成の際に重要な役目をし、そしてパ
ターン形成用の現像剤は、露出マスク層材料対未露出マ
スク層材料の除去の分離感度(選択)性をベースに選択
される。この選択性は、イオン注入と非イオン注入の構
成上の選択性、損傷の選択性、素材の選択性に起因す
る。特に、エピタキシャルマスク層の場合は、マスク層
の配列構造を選択的に破壊すれば十分である。そのこと
は以下の点よりあきらかである。インジウム・ガリウム
・ヒ素マスク層の場合は、パターンは2×1013/cm2
低い(これは表面原子密度よりも2桁ほど低い値であ
る)ガリウムイオンのフラックスに選択的にさらすこと
により、効率的に形成される。そのようなフラックスに
さらされるマスク領域の下の層材料は、素材感応(選
択)エッチング剤でもって除去される。一方、未露出領
域はそのままである。かくして好ましいことにパターン
形成は、マスク材料の除去に必要とされるよりも短い時
間でなされる。
本発明のプロセスは容易に他の素子製造プロセスと組み
合せることができる。例えばバッファ層、半導体チャネ
ル層、電子光活性層、光クラッド層電極の堆積である。
その様な処理ステップ(例えば、分子線エピタキシャル
成長、ガス源分子線エピタキシャル成長、有機金属分子
線エピタキシャル成長、有機金属CVD)との互換性は本
発明のパターンプロセスの際の利点とみなせる。マスク
層がエピタキシャル成長の場合は、パターニング後の次
の層成長はマスク層の除去なしに行える。
例1 3ナノメータのインジウム・ガリウム・ヒ素In0.53G
a0.47As(InPに格子整合する)が分子線エピタキシャル
成長により、インジウム・リン基板の(100)方向に堆
積される。
100個の矩形のパターン(各辺が5×10マイクロメー
タ)が1mmのセンターにガリウムイオンをインジウム・
ガリウム・ヒ素層に晒すことにより形成される。パター
ニングに用いられる装置は、静電集光レンズ(倍率単
位)付きのガリウムビームコラムと8ポール偏向器であ
る。ガリウムイオンのスポットの大きさは(約50mmの作
動距離で)約0.2マイクロメータである。(20keVのビー
ムエネルギーで、10ポール偏向器は約1mmのスキャン範
囲を有している。より大きな範囲は、コンピュータコン
トロールのx−y移動段上にサンプルを載せて動かすこ
とによって出来る。)イオンドーズ量は、約1015/cm2
で、書き込み時間は2秒未満である。
このパターンは、下層のインジウム・リン材料にHCl:H2
Oが3対1の割合の溶液で化学エッチングすることによ
り転写される。露出されたインジウム・リンは約30ナノ
メータ/秒の割合で除去され、インジウム・ガリウム・
ヒ素のマスク層は実質的にそのままである。転写された
パターンの深さは、約1マイクロメータでそれはマスク
層の300倍の厚さである。エッチング処理後、マスクは
実質的にそのままで、より深いエッチングは、長い間エ
ッチングすることにより達成できる。
エッチングされた表面の電子微小図をスキャニングする
と、エッジ形成は良好で、約0.2マイクロメータ以下の
凹凸で、エッジ効果は確認できなかった。
例2:パターンは例1に記載したのと同じように形成され
た。ただし、(かなり低い)2×1013/cm2のガリウム
イオンのフラックスがパターン形成に用いられた。エッ
チパターンの質は例1と同じであった。
例3:1マイクロメータのIn0.53Ga0.47As層上に3ナノメ
ータのインジウム・リンInPがマスク層として堆積され
た。パターンがインジウム・リン層に例1に記載された
イオン照射によって形成され、そしてそのパターンは、
インジウム・ガリウム・ヒ素層にH2SO4:H2O2:H2Oが1:
1:10の割合の溶液でエッチングされた。微細検査では例
1と同じようにストレートでシャープなエッジを示し
た。
例4:10ナノメータのSi0.8Ge0.2の層がシリコン基板上に
マスク層として堆積された。マスク層に形成されたパタ
ーンは例1の方法によりガリウムイオン照射により形成
された。このパターンは、シリコン基板に素材選択性エ
ッチング剤でもってエッチされた(このエッチは素材選
択性である。すなわちSi0.8Ge0.2の格子素材は、1桁以
上もエッチ速度を下げる。かくして、100ナノメータ深
さの特徴が、シリコンにエッチングされ、エッチングさ
れるべきでない領域は10ナノメータのSi0.8Ge0.2によっ
てカバーされる。)顕微鏡検査は例1と同じようにスト
レートでシャープなエッジを示した。
【図面の簡単な説明】
第1図は、パターニング処理前の半導体マスク層の構造
を示す図、 第2図はパターン形成用照射後の第1図の構造を示す
図、 第3図は、ポジ型パターン形成方法により照射されたマ
スク層材料の除去後の第2図の構造を示す図、 第4図は、マスク層に形成されたパターンがマスク層の
開口を通して選択的に除去されて転写された後の第3図
の構造を示す図、 第5図は、ネガ型パターン形成方法により未露出のマス
ク層材料の除去後の第1図の構造の図、 第6図は、マスクに形成されたパターンがマスクの開口
を通して選択的に除去されて転写された後の第5図の図
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヘンリック テムキン アメリカ合衆国,07922 ニュージャージ ィ,バークレイ ハイツ,ロレーン ドラ イブ 130 (56)参考文献 特開 昭61−134019(JP,A) 特開 昭51−19974(JP,A) 特開 昭57−45234(JP,A)

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】パターン描画された第2層(3)の存在の
    下で、除去剤にさらすことにより、第1層(2)の選択
    された部分を除去する半導体素子の製造方法において、 第2層は、前記第1層上に形成された半導体材料のエピ
    タキシャル堆積層であり、 第2層のパターンが、マスクを使用することなくイオン
    ビームにより選択的に描画される ことを特徴とする半導体素子の製造方法。
  2. 【請求項2】第2層の厚さは、10ナノメータ以下である ことを特徴とする請求項1記載の方法。
  3. 【請求項3】第1層の材料は、半導体材料である ことを特徴とする請求項1記載の方法。
  4. 【請求項4】エピタキシャル層を堆積させるステップを
    さらに含み、 このステップは、第1層のパターン形成の後に、第2層
    を除去することなく行われる ことを特徴とする請求項3記載の方法。
JP63306208A 1987-12-14 1988-12-05 半導体素子の製造方法 Expired - Lifetime JPH0734428B2 (ja)

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US07/132,757 US4897361A (en) 1987-12-14 1987-12-14 Patterning method in the manufacture of miniaturized devices
US132757 1987-12-14

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JPH022102A JPH022102A (ja) 1990-01-08
JPH0734428B2 true JPH0734428B2 (ja) 1995-04-12

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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2206233B (en) * 1987-06-23 1990-09-05 British Gas Plc Miniature thermoelectric converters
GB2228617A (en) * 1989-02-27 1990-08-29 Philips Electronic Associated A method of manufacturing a semiconductor device having a mesa structure
US5106764A (en) * 1989-04-10 1992-04-21 At&T Bell Laboratories Device fabrication
FR2663439A1 (fr) * 1990-06-15 1991-12-20 Digipress Sa Procede pour le traitement et en particulier la gravure d'un substrat et substrat obtenu par ce procede.
JP2757642B2 (ja) * 1991-12-20 1998-05-25 日本電気株式会社 ドライエッチング方法
JP2564725B2 (ja) * 1991-12-24 1996-12-18 株式会社半導体エネルギー研究所 Mos型トランジスタの作製方法
US5464966A (en) * 1992-10-26 1995-11-07 The United States Of America As Represented By The Secretary Of Commerce Micro-hotplate devices and methods for their fabrication
US5345213A (en) * 1992-10-26 1994-09-06 The United States Of America, As Represented By The Secretary Of Commerce Temperature-controlled, micromachined arrays for chemical sensor fabrication and operation
US5356756A (en) 1992-10-26 1994-10-18 The United States Of America As Represented By The Secretary Of Commerce Application of microsubstrates for materials processing
US5346581A (en) * 1993-04-01 1994-09-13 At&T Bell Laboratories Method of making a compound semiconductor device
US6090646A (en) 1993-05-26 2000-07-18 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
KR100355938B1 (ko) * 1993-05-26 2002-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치제작방법
FR2715770B1 (fr) * 1994-01-31 1996-07-12 France Telecom Procédé pour la réalisation d'un composant électro-optique et/ou photonique.
JP2674528B2 (ja) * 1994-09-21 1997-11-12 日本電気株式会社 半導体装置の製造方法
US5683936A (en) * 1995-01-27 1997-11-04 The Whitaker Corporation Reactive ion etched assisted gold post process
DE10163346A1 (de) * 2001-12-21 2003-07-10 Infineon Technologies Ag Resistloses Lithographieverfahren zur Herstellung feiner Strukturen
WO2006104792A1 (en) * 2005-03-28 2006-10-05 Avery Dennison Corporation Method for making rfid device antennas
EP2144117A1 (en) 2008-07-11 2010-01-13 The Provost, Fellows and Scholars of the College of the Holy and Undivided Trinity of Queen Elizabeth near Dublin Process and system for fabrication of patterns on a surface

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5119974A (en) * 1974-08-12 1976-02-17 Fujitsu Ltd Kibanjoheno pataanno sentakukeiseiho
US4233109A (en) * 1976-01-16 1980-11-11 Zaidan Hojin Handotai Kenkyu Shinkokai Dry etching method
NL7609607A (nl) * 1976-08-30 1978-03-02 Philips Nv Werkwijze voor het vervaardigen van een half- geleiderinrichting en halfgeleiderinrichting vervaardigd met behulp van de werkwijze.
US4276368A (en) * 1979-05-04 1981-06-30 Bell Telephone Laboratories, Incorporated Photoinduced migration of silver into chalcogenide layer
US4404072A (en) * 1981-06-22 1983-09-13 Bell Telephone Laboratories, Incorporated Photoelectrochemical processing of III-V semiconductors
US4354898A (en) * 1981-06-24 1982-10-19 Bell Telephone Laboratories, Incorporated Method of preferentially etching optically flat mirror facets in InGaAsP/InP heterostructures
US4450041A (en) * 1982-06-21 1984-05-22 The United States Of America As Represented By The Secretary Of The Navy Chemical etching of transformed structures
JPS59168677A (ja) * 1983-03-14 1984-09-22 Fujitsu Ltd 半導体装置及びその製造方法
JPS60100489A (ja) * 1983-08-02 1985-06-04 Furukawa Electric Co Ltd:The 半導体レ−ザ
EP0143656B1 (en) * 1983-11-29 1989-02-22 Fujitsu Limited Compound semiconductor device and method of producing it
US4575924A (en) * 1984-07-02 1986-03-18 Texas Instruments Incorporated Process for fabricating quantum-well devices utilizing etch and refill techniques
US4637129A (en) * 1984-07-30 1987-01-20 At&T Bell Laboratories Selective area III-V growth and lift-off using tungsten patterning
JPS61134019A (ja) * 1984-12-05 1986-06-21 Nec Corp パタ−ン形成方法
US4678096A (en) * 1985-05-29 1987-07-07 Aluminum Company Of America Integral rivet
JPS621296A (ja) * 1985-06-26 1987-01-07 Sharp Corp 多端子型半導体レ−ザ素子
FR2588701B1 (fr) * 1985-10-14 1988-12-30 Bouadma Noureddine Procede de realisation d'une structure integree laser-photodetecteur
US4698129A (en) * 1986-05-01 1987-10-06 Oregon Graduate Center Focused ion beam micromachining of optical surfaces in materials
US4717681A (en) * 1986-05-19 1988-01-05 Texas Instruments Incorporated Method of making a heterojunction bipolar transistor with SIPOS
US4711857A (en) * 1986-08-28 1987-12-08 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Tailorable infrared sensing device with strain layer superlattice structure
US4731158A (en) * 1986-09-12 1988-03-15 International Business Machines Corporation High rate laser etching technique

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