JPH0734561B2 - Ｈｄｌｃ回線制御方式 - Google Patents
Ｈｄｌｃ回線制御方式Info
- Publication number
- JPH0734561B2 JPH0734561B2 JP61118742A JP11874286A JPH0734561B2 JP H0734561 B2 JPH0734561 B2 JP H0734561B2 JP 61118742 A JP61118742 A JP 61118742A JP 11874286 A JP11874286 A JP 11874286A JP H0734561 B2 JPH0734561 B2 JP H0734561B2
- Authority
- JP
- Japan
- Prior art keywords
- dma
- control circuit
- hdlc
- circuit
- transfer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Communication Control (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、ハイレベルデータリンク制御（HDLC）回線に
おける受信制御方式に関するものである。
おける受信制御方式に関するものである。
（従来の技術） 従来、高速HDLC回線の送受信動作を制御する場合は処理
速度の高いプロセッサを回線制御専用プロセッサとし
て、主プロセッサと別に位置づける構成になっており、
実時間処理のきびしい受信制御においては、HDLC受信回
路とダイレクトメモリアクセス（DMA）制御回路の間、
又はHDLC受信回路とHDLC受信回路との間に、受信データ
を一時的に蓄積する多段のバッファ回路を設けて、受信
データの追突を防止していた。
速度の高いプロセッサを回線制御専用プロセッサとし
て、主プロセッサと別に位置づける構成になっており、
実時間処理のきびしい受信制御においては、HDLC受信回
路とダイレクトメモリアクセス（DMA）制御回路の間、
又はHDLC受信回路とHDLC受信回路との間に、受信データ
を一時的に蓄積する多段のバッファ回路を設けて、受信
データの追突を防止していた。
（発明が解決しようとする問題点） しかしながら前記構成では、主プロセッサの内蔵プログ
ラムが膨大となり、その負担が大きくなるばかりでな
く、ハード構成が複雑となり、かつハード量も増大する
という問題点があった。
ラムが膨大となり、その負担が大きくなるばかりでな
く、ハード構成が複雑となり、かつハード量も増大する
という問題点があった。
本発明は前記問題点を除去し、複数の高速HDLC回線を制
御するにあたって、主プロセッサの負担をできるかぎり
少なくし、かつ小規模なハード構成となし得るHDLC回線
の制御方式を提供することを目的とする。
御するにあたって、主プロセッサの負担をできるかぎり
少なくし、かつ小規模なハード構成となし得るHDLC回線
の制御方式を提供することを目的とする。
（問題点を解決するための手段） 本発明では前記問題点を解決するため、HDLC回線を介し
て順次送られるデータ信号を受信するHDLC回線制御方式
において、受信回路とメモリとの間に２個並列に配置し
たDMA制御回路と、受信データ中より終了フラグパター
ンを検出する手段と、前記終了フラグパターンを検出し
た時、又はDMA制御回路からの処理完了信号を受けた
時、動作中のDMA制御回路を動作禁止状態にするととも
に、受信データ等を他方のDMA制御回路に切替えて送出
する手段と、動作中でないDMA制御回路に対して新しい
転送指示情報を設定し、これを動作可能の状態にする手
段とを設けた。
て順次送られるデータ信号を受信するHDLC回線制御方式
において、受信回路とメモリとの間に２個並列に配置し
たDMA制御回路と、受信データ中より終了フラグパター
ンを検出する手段と、前記終了フラグパターンを検出し
た時、又はDMA制御回路からの処理完了信号を受けた
時、動作中のDMA制御回路を動作禁止状態にするととも
に、受信データ等を他方のDMA制御回路に切替えて送出
する手段と、動作中でないDMA制御回路に対して新しい
転送指示情報を設定し、これを動作可能の状態にする手
段とを設けた。
（作 用） 本発明によれば、受信されたデータは一方のDMA制御回
路を介してメモリに転送され、その間、次のフレームの
データに関する転送バイト数等の転送指示情報が他方の
DMA制御回路にセットされ、データの１フレームの終了
フラグパターンが検出された時、あるいは前記一方のDM
A制御回路に設定した転送バイト数の転送が完了した時
に他方のDMA制御回路に切替えられ、次のフレームのデ
ータ転送が行われる。すなわち、短いフレームを受信し
た場合は終了フラグパターンを検出した時にDMA制御回
路を切り替え、長いフレームを受信した場合はDMA制御
回路に指定した転送が完了したときの処理完了信号によ
ってこの長いフレームを短い転送フレーム単位で切り替
えて転送する。
路を介してメモリに転送され、その間、次のフレームの
データに関する転送バイト数等の転送指示情報が他方の
DMA制御回路にセットされ、データの１フレームの終了
フラグパターンが検出された時、あるいは前記一方のDM
A制御回路に設定した転送バイト数の転送が完了した時
に他方のDMA制御回路に切替えられ、次のフレームのデ
ータ転送が行われる。すなわち、短いフレームを受信し
た場合は終了フラグパターンを検出した時にDMA制御回
路を切り替え、長いフレームを受信した場合はDMA制御
回路に指定した転送が完了したときの処理完了信号によ
ってこの長いフレームを短い転送フレーム単位で切り替
えて転送する。
また、切り替え制御回路にDMA動作禁止解除コマンドを
設けた構成にしているため、主プロセッサがDMA制御回
路に制御情報を設定している間にデータの受信が完了し
てしまい、不用意にDMA制御回路が切り替わってしまう
ことが避けらる。
設けた構成にしているため、主プロセッサがDMA制御回
路に制御情報を設定している間にデータの受信が完了し
てしまい、不用意にDMA制御回路が切り替わってしまう
ことが避けらる。
（実施例） 第１図は本発明方式の一実施例を示すもので、図中、１
はHDLC受信回路、２はHDLC終了フラグ検出回路、３はDM
A転送要求切替回路、４は切替制御回路、5,6はDMA制御
回路、７は主プロセッサ、８はメモリ、９はHDLC受信回
線、10はバスである。
はHDLC受信回路、２はHDLC終了フラグ検出回路、３はDM
A転送要求切替回路、４は切替制御回路、5,6はDMA制御
回路、７は主プロセッサ、８はメモリ、９はHDLC受信回
線、10はバスである。
また、第２図はHDLC受信回線９における受信データとDM
A制御回路5,6の動作とのタイミングを示す。
A制御回路5,6の動作とのタイミングを示す。
HDLC受信回路１は、HDLC受信回線９より受信したデータ
を文字（８ビット）単位に組立てるとともに、該組立て
終了後、DMA転送要求信号s1をDMA転送要求切替回路３に
送出し、さらに前記組立てた受信データＤを送出する。
を文字（８ビット）単位に組立てるとともに、該組立て
終了後、DMA転送要求信号s1をDMA転送要求切替回路３に
送出し、さらに前記組立てた受信データＤを送出する。
HDLC終了フラグ検出回路２は、HDLC受信回線９の受信デ
ータ中の終了フラグパターンを検出し、切替制御回路４
に検出信号s2を出力する。
ータ中の終了フラグパターンを検出し、切替制御回路４
に検出信号s2を出力する。
DMA転送要求切替回路３は、切替制御回路４の制御に基
づいて、HDLC受信回路１よりのDMA転送要求信号s1およ
び受信データＤをDMA制御回路5,6のいずれか一方に送出
する。
づいて、HDLC受信回路１よりのDMA転送要求信号s1およ
び受信データＤをDMA制御回路5,6のいずれか一方に送出
する。
切替制御回路４は、前記検出信号s2、DMA制御回路5,6よ
りのDMA処理完了信号s3,s4、および主プロセッサ７より
のDMA動作禁止解除コマンドs5を受信し、DMA転送要求切
替回路３に切替信号s6を送出し、DMA制御回路5,6にその
動作禁止を指示するDMA動作禁止制御信号s7,s8を送出す
る。
りのDMA処理完了信号s3,s4、および主プロセッサ７より
のDMA動作禁止解除コマンドs5を受信し、DMA転送要求切
替回路３に切替信号s6を送出し、DMA制御回路5,6にその
動作禁止を指示するDMA動作禁止制御信号s7,s8を送出す
る。
DMA制御回路5,6は、一時にいずれか一方のみが動作し、
HDLC受信回路１とメモリ８との間のデータ転送を制御す
る。該DMA制御回路5,6は予め設定された１フレーム分の
データ転送処理が終了した時、DMA処理完了信号s3,s4を
出力する。
HDLC受信回路１とメモリ８との間のデータ転送を制御す
る。該DMA制御回路5,6は予め設定された１フレーム分の
データ転送処理が終了した時、DMA処理完了信号s3,s4を
出力する。
主プロセッサ７は、DMA制御回路5,6に転送アドレス，転
送バイト数等の転送指示情報を送出し、HDLC回線９の手
順管理を行ない、また、HDLC受信回路１等の制御を行な
い、さらにDMA制御回路5,6の動作禁止を解除するDMA動
作禁止解除コマンドs5を切替制御回路４に送出する。な
お、ここで、受信データの転送バイト数は予め知ること
ができないので、最大値を設定するものとする。
送バイト数等の転送指示情報を送出し、HDLC回線９の手
順管理を行ない、また、HDLC受信回路１等の制御を行な
い、さらにDMA制御回路5,6の動作禁止を解除するDMA動
作禁止解除コマンドs5を切替制御回路４に送出する。な
お、ここで、受信データの転送バイト数は予め知ること
ができないので、最大値を設定するものとする。
メモリ８は、HDLC受信回路１で受信し、組立てた受信デ
ータＤを蓄積する。
ータＤを蓄積する。
次に動作について説明する。
受信したデータはHDLC受信回線９によりHDLC受信回路１
に取込まれ、文字単位（8bit）に組立てられる。該組立
てが終了すると、HDLC受信回路１は、DMA転送要求切替
回路３を介して、DMA制御回路5,6のうちの受信待機中の
回路、例えばDMA制御回路５にDMA転送要求信号s1を送出
し、さらに受信データＤを送出する。該受信データＤは
DMA制御回路５を通じてメモリ８に転送される。以下、
同様な処理が所定の１フレーム分、続けて行なわれる。
に取込まれ、文字単位（8bit）に組立てられる。該組立
てが終了すると、HDLC受信回路１は、DMA転送要求切替
回路３を介して、DMA制御回路5,6のうちの受信待機中の
回路、例えばDMA制御回路５にDMA転送要求信号s1を送出
し、さらに受信データＤを送出する。該受信データＤは
DMA制御回路５を通じてメモリ８に転送される。以下、
同様な処理が所定の１フレーム分、続けて行なわれる。
次に、HDLC受信回線９上の受信データ中の終了フラグパ
ターンをHDLC終了フラグ検出回路２が検出し、終了フラ
グ検出信号s2が出力されるか、あるいはDMA制御回路５
に設定した転送バイト数のデータ転送が完了したことを
示すDMA処理完了信号s3が出力された場合、切替制御回
路４は切替信号s6をDMA転送要求切替回路３に送出し、D
MA転送要求信号s1,受信データＤをDMA制御回路６へ送出
するようDMA転送要求切替回路３を切替えるとともに、D
MA制御回路5,6の動作状態を切替える。
ターンをHDLC終了フラグ検出回路２が検出し、終了フラ
グ検出信号s2が出力されるか、あるいはDMA制御回路５
に設定した転送バイト数のデータ転送が完了したことを
示すDMA処理完了信号s3が出力された場合、切替制御回
路４は切替信号s6をDMA転送要求切替回路３に送出し、D
MA転送要求信号s1,受信データＤをDMA制御回路６へ送出
するようDMA転送要求切替回路３を切替えるとともに、D
MA制御回路5,6の動作状態を切替える。
ここで、実際の受信データのバイト数が、DMA制御回路
５に設定した値よりも小さい場合、DMA処理完了信号s3
より先に、終了フラグ検出信号s2が出力される。
５に設定した値よりも小さい場合、DMA処理完了信号s3
より先に、終了フラグ検出信号s2が出力される。
切替えられたDMA制御回路６にはDMA制御回路５の動作中
に予め転送指示情報が送出されているため、直ちに次の
受信データから前記同様なデータ転送が開始される。ま
た、今まで動作していたDMA制御回路５はDMA動作禁止制
御信号s7により動作が禁止される。
に予め転送指示情報が送出されているため、直ちに次の
受信データから前記同様なデータ転送が開始される。ま
た、今まで動作していたDMA制御回路５はDMA動作禁止制
御信号s7により動作が禁止される。
また、切替えられたDMA制御回路６が転送動作中に、主
プロセッサ７は次の受信データの転送アドレス，転送バ
イト数の転送指示情報等をDMA制御回路５に設定する。
プロセッサ７は次の受信データの転送アドレス，転送バ
イト数の転送指示情報等をDMA制御回路５に設定する。
この設定が完了した時点で、主プロセッサ７はDMA動作
禁止解除コマンドs5を送出し、DMA制御回路５のDMA動作
禁止状態を解除し、次のデータ受信動作にそなえる。
禁止解除コマンドs5を送出し、DMA制御回路５のDMA動作
禁止状態を解除し、次のデータ受信動作にそなえる。
このようにDMA制御回路5,6を交互に動作させ、一方のDM
A制御回路が動作中に他方のDMA制御回路に対して、新し
い転送指示を行なうことにより、連続的に受信動作を行
なうことができる。
A制御回路が動作中に他方のDMA制御回路に対して、新し
い転送指示を行なうことにより、連続的に受信動作を行
なうことができる。
（発明の効果） 以上説明したように本発明によれば、連続して送出され
る受信データを、２個のDM制御回路をフレーム毎に交互
に切替えて転送するようになしたため、主プロセッサは
転送動作を行なっていない、即ち時間的に余裕のあるDM
A制御回路にアクセスして転送指示情報を送出すること
ができ、従って、主プロセッサ自体の処理速度もそれほ
ど高速でなくてもよく、処理能力の低いプロセッサを使
用でき、また、バッファ回路も不要であり、少ないハー
ドウェアで構成することができる等の利点がある。
る受信データを、２個のDM制御回路をフレーム毎に交互
に切替えて転送するようになしたため、主プロセッサは
転送動作を行なっていない、即ち時間的に余裕のあるDM
A制御回路にアクセスして転送指示情報を送出すること
ができ、従って、主プロセッサ自体の処理速度もそれほ
ど高速でなくてもよく、処理能力の低いプロセッサを使
用でき、また、バッファ回路も不要であり、少ないハー
ドウェアで構成することができる等の利点がある。
また、長いフレームを受信した場合はこの長いフレーム
をDMA制御回路により短い転送フレーム単位で切り替え
ているため、メモリ上に準備しなければならない受信デ
ータ格納エリアを最小限に抑えることができる。換言す
れば、一般にハードが規定する最大フレーム長とシステ
ム（ソフトウエア）が実際に仕様する最大フレーム長と
は相違があり、ハード仕様は将来の拡張を含めて決定さ
れ。このとき、システム（ソフトウエア）はできるだけ
拡張性をもって設計されるべきであるが実際のバードウ
エアの最大フレーム長の格納エリアをメモリに確保する
ことは現実的ではない。この点、本発明によれば、最大
フレーム長を考慮する必要がないという利点がある。
をDMA制御回路により短い転送フレーム単位で切り替え
ているため、メモリ上に準備しなければならない受信デ
ータ格納エリアを最小限に抑えることができる。換言す
れば、一般にハードが規定する最大フレーム長とシステ
ム（ソフトウエア）が実際に仕様する最大フレーム長と
は相違があり、ハード仕様は将来の拡張を含めて決定さ
れ。このとき、システム（ソフトウエア）はできるだけ
拡張性をもって設計されるべきであるが実際のバードウ
エアの最大フレーム長の格納エリアをメモリに確保する
ことは現実的ではない。この点、本発明によれば、最大
フレーム長を考慮する必要がないという利点がある。
また、切り替え制御回路にDMA動作禁止解除コマンドを
設けた構成にしているため、主プロセッサの許可なくDM
A制御回路が切り替わらなくなり、安定したシステム動
作が可能となる。
設けた構成にしているため、主プロセッサの許可なくDM
A制御回路が切り替わらなくなり、安定したシステム動
作が可能となる。
第１図は本発明のHDLC回線制御方式の一実施例を示す回
路図、第２図はHDLC受信回線における受信データとDMA
制御回路の動作とのタイミングを示す説明図である。 １……HDLC受信回路、２……終了フラグ検出回路、３…
…DMA転送要求切替回路、４……切替制御回路、5,6……
DMA制御回路、７……主プロセッサ、８……メモリ、９
……HDLC受信回線。
路図、第２図はHDLC受信回線における受信データとDMA
制御回路の動作とのタイミングを示す説明図である。 １……HDLC受信回路、２……終了フラグ検出回路、３…
…DMA転送要求切替回路、４……切替制御回路、5,6……
DMA制御回路、７……主プロセッサ、８……メモリ、９
……HDLC受信回線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松下 茂彦 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社情報通信処理研究所内 (72)発明者 日比野 和久 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社情報通信処理研究所内 (56)参考文献 特開 昭55−85941（ＪＰ，Ａ) 特開 昭55−71338（ＪＰ，Ａ) 特開 昭57−190444（ＪＰ，Ａ)
Claims (1)
- 【請求項１】ハイレベルデータリンク制御（HDLC）回線
を介して順次送られるデータ信号を受信するHDLC回線制
御方式において、 受信回路とメモリとの間に２個並列に配置したダイレク
トメモリアクセス（DMA）制御回路と、 受信データ中より終了フラグパターンを検出する手段
と、 前記終了フラグパターンを検出した時、又はDMA制御回
路からの処理完了信号を受けた時、動作中のDMA制御回
路を動作禁止状態にするとともに、受信データ等を他方
のDMA制御回路に切替えて送出する手段と、 動作中でないDMA制御回路に対して新しい転送指示情報
を設定し、これを動作可能の状態にする手段とを設けた ことを特徴とするHDLC回線制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118742A JPH0734561B2 (ja) | 1986-05-23 | 1986-05-23 | Ｈｄｌｃ回線制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61118742A JPH0734561B2 (ja) | 1986-05-23 | 1986-05-23 | Ｈｄｌｃ回線制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274955A JPS62274955A (ja) | 1987-11-28 |
| JPH0734561B2 true JPH0734561B2 (ja) | 1995-04-12 |
Family
ID=14743937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61118742A Expired - Fee Related JPH0734561B2 (ja) | 1986-05-23 | 1986-05-23 | Ｈｄｌｃ回線制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734561B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585941A (en) * | 1978-12-21 | 1980-06-28 | Nec Corp | Dma system for data transmission and reception unit |
-
1986
- 1986-05-23 JP JP61118742A patent/JPH0734561B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62274955A (ja) | 1987-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0358163B1 (en) | Interrupt controller | |
| US5311510A (en) | Data storing system for a communication control circuit | |
| JPH0734561B2 (ja) | Ｈｄｌｃ回線制御方式 | |
| JP2504478B2 (ja) | ファクシミリ蓄積交換装置 | |
| JP2578773B2 (ja) | シリアルデ−タ転送装置 | |
| US5721946A (en) | Signal transfer method having unique word assigned to terminal stations appended before control frames originated from control station and terminal stations | |
| JPS61210740A (ja) | ト−クンバス型ロ−カルネツトワ−クシステムにおける緊急通信制御方式 | |
| JPS615361A (ja) | 通信インタフエイス回路 | |
| JP3146862B2 (ja) | 単方向ループ型伝送回路 | |
| JPH02140039A (ja) | 通信制御装置のデータ転送方式 | |
| JPH11122275A (ja) | シリアル通信システム | |
| JP2508982B2 (ja) | 装置内制御方式 | |
| JPH05324545A (ja) | バス制御装置 | |
| JP2949118B1 (ja) | バス通信型エンコーダ装置のエンコーダデータ出力方法 | |
| JP2692255B2 (ja) | マルチドロップ通信方式 | |
| JP2923992B2 (ja) | デマンドアサイン通信システムにおけるアクセスチャネル制御方式 | |
| JPS62232057A (ja) | 擬似ｄｍａ方式 | |
| JPH0528101A (ja) | バス通信方式 | |
| JPS62245355A (ja) | バス中継装置 | |
| JPH0193236A (ja) | 通信システム | |
| JPS59212934A (ja) | ステ−タス出力方式 | |
| JPH0421149A (ja) | Ｄｍａデータ伝送装置 | |
| JPH05265671A (ja) | ポート自動切換装置 | |
| JPS61288641A (ja) | 不要受信デ−タ除去回路 | |
| JPS5930392A (ja) | 遠方監視制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |