JPH0193236A - 通信システム - Google Patents
通信システムInfo
- Publication number
- JPH0193236A JPH0193236A JP62249611A JP24961187A JPH0193236A JP H0193236 A JPH0193236 A JP H0193236A JP 62249611 A JP62249611 A JP 62249611A JP 24961187 A JP24961187 A JP 24961187A JP H0193236 A JPH0193236 A JP H0193236A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- communication
- protocol support
- main processor
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のシステム間で送信データと、受信デー
タの間に一定の定められた手順あるいは一定の規約（プ
ロトコル）に従い、通信を行うためのプロトコルサポー
ト手段を持った通信システ 、ムに関する。
タの間に一定の定められた手順あるいは一定の規約（プ
ロトコル）に従い、通信を行うためのプロトコルサポー
ト手段を持った通信システ 、ムに関する。
（従来の技術）
第４図及び第５図は、従来のこの種のシステムの槙成ブ
ロック図である。これらの図において、１はメインプロ
セッサ、２はＲＯＭで、ここにはメインプロセッサのプ
ログラムエリヤが設けられている。３はデータを格納す
るデータＲＡＭでこれらは、メインプロセッサバスＢＳ
Ｉを介して互いに接続されている。４は図示してない他
のシステムとの間で通信を行うための通信プロセッサ、
５はＲＯＭで、通信プロセッサ処理プログラムエリヤが
設けられている。６は通信用ＬＳＩで、これらは、通信
プロセッサバス８８２を介して接続されている。７は図
示してない他の通信システムに通信ラインＬを介して接
続されているドライバ／レシーバで、通信用ＬＳＩ７に
接続されている。
ロック図である。これらの図において、１はメインプロ
セッサ、２はＲＯＭで、ここにはメインプロセッサのプ
ログラムエリヤが設けられている。３はデータを格納す
るデータＲＡＭでこれらは、メインプロセッサバスＢＳ
Ｉを介して互いに接続されている。４は図示してない他
のシステムとの間で通信を行うための通信プロセッサ、
５はＲＯＭで、通信プロセッサ処理プログラムエリヤが
設けられている。６は通信用ＬＳＩで、これらは、通信
プロセッサバス８８２を介して接続されている。７は図
示してない他の通信システムに通信ラインＬを介して接
続されているドライバ／レシーバで、通信用ＬＳＩ７に
接続されている。
なお、第５図のシステムにおいては、ＲＯＭ ５１．５
２がｆｌ ケチｃｉ５ ’）、一方のＲＯＭ５１には、
通信プロセッサ用の処理プログラムが格納され、他方の
ＲＯＭ５２には、プロトコルサポートプログラムが格納
されている。
２がｆｌ ケチｃｉ５ ’）、一方のＲＯＭ５１には、
通信プロセッサ用の処理プログラムが格納され、他方の
ＲＯＭ５２には、プロトコルサポートプログラムが格納
されている。
第４図のシステムにおいて、データ送信時、メインプロ
セッサ１が送信データをデータＲＡＭ３に書き込むと、
通信プロセッサ４は、データＲＡＭ３に書き込まれたデ
ータを読みだし通信用ＬＳ１６、通信ドライバ７を経て
、通信ラインＬヘデータを送信する。
セッサ１が送信データをデータＲＡＭ３に書き込むと、
通信プロセッサ４は、データＲＡＭ３に書き込まれたデ
ータを読みだし通信用ＬＳ１６、通信ドライバ７を経て
、通信ラインＬヘデータを送信する。
また、データ受信時、通信レシーバ７に通信ラインしよ
り入力されたデータは、通信用１８１６へ入力される。
り入力されたデータは、通信用１８１６へ入力される。
通信用ＬＳＩ６に入力されたデータは、通信用ブロセッ
′す４によって読み取られ、データＲＡＭ３に格納され
る。データＲＡＭ３にデータの格納が終わると、通信用
プロセッサ４はメインプロセッサ１へ、例えば割り込み
のような手段で格納が終了したことを通知する。メイン
プロセッサ１は、この割り込みを受けると、データＲＡ
Ｍ３内に格納されたデータを読み出す。
′す４によって読み取られ、データＲＡＭ３に格納され
る。データＲＡＭ３にデータの格納が終わると、通信用
プロセッサ４はメインプロセッサ１へ、例えば割り込み
のような手段で格納が終了したことを通知する。メイン
プロセッサ１は、この割り込みを受けると、データＲＡ
Ｍ３内に格納されたデータを読み出す。
この様なシステムにおいて、送信データと受信データの
間で定められた手順でデータを送信受信した後、本来の
データを送信または、受信するプロトコルサポートのた
めのプログラムは、ＲＯＭ２内に設けられている。メイ
ンプロセッサ１は、そのプログラム処理のなかで、受信
データの内容をチエツクし、所定のデータなら対応する
データを送信する形でプロトコルをサポートする。
間で定められた手順でデータを送信受信した後、本来の
データを送信または、受信するプロトコルサポートのた
めのプログラムは、ＲＯＭ２内に設けられている。メイ
ンプロセッサ１は、そのプログラム処理のなかで、受信
データの内容をチエツクし、所定のデータなら対応する
データを送信する形でプロトコルをサポートする。
第５図のシステムでは、ＲＯＭ５２のなかにプロトコル
をサポートするプログラムが格納されており、プロトコ
ルサポートに関しては、メインプロセッサ１は関与せず
、通信プロセッサ４がＲＯＭ５２のプログラムに従い、
プロトコルを１ナボートしている。
をサポートするプログラムが格納されており、プロトコ
ルサポートに関しては、メインプロセッサ１は関与せず
、通信プロセッサ４がＲＯＭ５２のプログラムに従い、
プロトコルを１ナボートしている。
（発明が解決しようとする問題点）
このように構成される従来のシステムは、第４図のシス
テムにおいては、データ受信角にメインプロセッサ１に
データを送信受信する必要があり、処理スピードが遅く
なると古う問題点がある。
テムにおいては、データ受信角にメインプロセッサ１に
データを送信受信する必要があり、処理スピードが遅く
なると古う問題点がある。
また第４図のシステムでは、ＲＯＭ５２内にプロトコル
サポート用のプログラムが固定的に格納されるため、プ
ロトコルの違いにより、いくつものプログラムを格納し
たＲＯＭを用意しておき、プ【］トコルの違いに応じて
その都度該当するＲＯＭを選択しな（ではならないと言
う問題点がある。
サポート用のプログラムが固定的に格納されるため、プ
ロトコルの違いにより、いくつものプログラムを格納し
たＲＯＭを用意しておき、プ【］トコルの違いに応じて
その都度該当するＲＯＭを選択しな（ではならないと言
う問題点がある。
本発明は、従来システムにおけるこれらの問題点に鑑み
てなされたもので、その目的は、簡単な構成によって、
種々のプロトコルに容易に対応することのできる通信シ
ステムを実現することにある。
てなされたもので、その目的は、簡単な構成によって、
種々のプロトコルに容易に対応することのできる通信シ
ステムを実現することにある。
（問題点を解決するための手段）
第１図は、本発明の基本的な構成ブロック図である。図
において、１はメインプロセッサ、２はメモリで、ここ
には複数のプロトコルサポートプログラムＰＳ１〜ＰＳ
ｎが格納されている。３はデータを格納するデータメモ
リで、これらは、メインプロセッサバスＢＳ１を介して
接続されれている。４は通信プロセッサ、６は通信用Ｌ
ＳＩでこれらは、通信プロセッサバスＢＳ２を介して接
続されている。７は通信ラインＬに接続されたドライバ
／レシーバである。
において、１はメインプロセッサ、２はメモリで、ここ
には複数のプロトコルサポートプログラムＰＳ１〜ＰＳ
ｎが格納されている。３はデータを格納するデータメモ
リで、これらは、メインプロセッサバスＢＳ１を介して
接続されれている。４は通信プロセッサ、６は通信用Ｌ
ＳＩでこれらは、通信プロセッサバスＢＳ２を介して接
続されている。７は通信ラインＬに接続されたドライバ
／レシーバである。
８はメモリ２内に格納された幾つかのプロトコルサポー
トプログラムの中の一つを選択するプロトコル選択手段
、９は選択手段８で選択されたプロトコルサポートプロ
グラムを格納するメモリで、メインプロセッサバスＢＳ
１と、通信プロセッサバスＢＳ２との両方に接続されて
いる。
トプログラムの中の一つを選択するプロトコル選択手段
、９は選択手段８で選択されたプロトコルサポートプロ
グラムを格納するメモリで、メインプロセッサバスＢＳ
１と、通信プロセッサバスＢＳ２との両方に接続されて
いる。
（作用）
メモリ９には、選択手段８で選択されたプロトコルサポ
ートプログラムが格納され１通信プロセッサ４は、スタ
ート指令を受けると、このプロトコルサポートプログラ
ムにしたがって、通信を実行する。
ートプログラムが格納され１通信プロセッサ４は、スタ
ート指令を受けると、このプロトコルサポートプログラ
ムにしたがって、通信を実行する。
（実施例）
第２図は、本発明の一実施例を示す構成ブロック図であ
る。図において、第１図と対応する部分には同一符号を
付して示す。２１はメインプロセッサ１のプログラムを
格納したメモリ、２ｎは入出力ＩＩ、２０はｌ！数のプ
ロトコルサポートプログラムＰＳ１〜ＰＳｎを格納した
メモリ、８１は選択手段８によって選択されたプロトコ
ルサポートプログラムがあらかじめ格納された選択結果
格納メモリである。
る。図において、第１図と対応する部分には同一符号を
付して示す。２１はメインプロセッサ１のプログラムを
格納したメモリ、２ｎは入出力ＩＩ、２０はｌ！数のプ
ロトコルサポートプログラムＰＳ１〜ＰＳｎを格納した
メモリ、８１は選択手段８によって選択されたプロトコ
ルサポートプログラムがあらかじめ格納された選択結果
格納メモリである。
プロトコルサポートプログラム格納メモリ９及びデータ
メモリ３はいずれもメインプロセッサバスＢＳ１と、通
信プロセッナバスＢＳ２とに接続されており、メインプ
ロセッサ１及び通信プロセッサ４の両方からアクセスす
ることができるように構成されている。
メモリ３はいずれもメインプロセッサバスＢＳ１と、通
信プロセッナバスＢＳ２とに接続されており、メインプ
ロセッサ１及び通信プロセッサ４の両方からアクセスす
ることができるように構成されている。
このように構成したシステムの動作を次に説明する。
始めに選択手段８には、図示してない他の通信システム
との間で使用する通信プロトコルが設定され、ここでの
選択結果はメモリ８１にあらかじめ格納される。
との間で使用する通信プロトコルが設定され、ここでの
選択結果はメモリ８１にあらかじめ格納される。
システムの電源がオンされると、通信プロセッサ４は、
メインプロセッサ１に対１で、プロトコルサポートプロ
グラムのダウンロード要求を出す。
メインプロセッサ１に対１で、プロトコルサポートプロ
グラムのダウンロード要求を出す。
メインプロセッサ１は、この要求を受はメモリ２０に格
納されているプロトコルサポートプログラムの中から、
メモリ８１にあらかじめ格納されている選択結果に対応
するプロトコル丈ボートプログラムを読みだし、メモリ
９に格納する。この格納が終了すると、メインプロセッ
サ１は、通信プロセッサ４にスタート指令を出す。
納されているプロトコルサポートプログラムの中から、
メモリ８１にあらかじめ格納されている選択結果に対応
するプロトコル丈ボートプログラムを読みだし、メモリ
９に格納する。この格納が終了すると、メインプロセッ
サ１は、通信プロセッサ４にスタート指令を出す。
通信プロセッサ４は、このスタート指令を受はメモリ９
に格納されたプロトコルサポートプログラムに従って、
通信を実行する。
に格納されたプロトコルサポートプログラムに従って、
通信を実行する。
第３図は、その動作の一例を示すタイムヂャートである
。
。
始めに、メインプロセッサ１から通信プロセッサ４に送
信データが送られると、通信プロセッサ４は、メモリ９
に格納されているプロトコルサポートプログラムに従っ
て、通信ラインＬにｒＥＮＱ」信号を送信し、図示して
ない相手システムからの返信を待つ。返信信号としてＩ
’：ＡＣＫＪ信号を検出すると、「データ」の送信を行
い返信を持つ。相手システムからの返信としてｒＥＯＴ
Ｊ信号が検出されれば、正常通信として終了する。
信データが送られると、通信プロセッサ４は、メモリ９
に格納されているプロトコルサポートプログラムに従っ
て、通信ラインＬにｒＥＮＱ」信号を送信し、図示して
ない相手システムからの返信を待つ。返信信号としてＩ
’：ＡＣＫＪ信号を検出すると、「データ」の送信を行
い返信を持つ。相手システムからの返信としてｒＥＯＴ
Ｊ信号が検出されれば、正常通信として終了する。
相手システムからの返信としてｒＥＮＱＪ信号に対して
、ｒＡＣＫＪ信号以外の信号或いは、データの送信に対
してｒＥＯＴＪ信号以外の信号または返信が無いような
場合は、プロトコルサポートプログラムの指示に従って
、例えば再度ＦＥＮＱ」信号を送信する等の処理を行う
。
、ｒＡＣＫＪ信号以外の信号或いは、データの送信に対
してｒＥＯＴＪ信号以外の信号または返信が無いような
場合は、プロトコルサポートプログラムの指示に従って
、例えば再度ＦＥＮＱ」信号を送信する等の処理を行う
。
相手システムからのデータ送信も同様な手順に従って行
われる。
われる。
なお、第２図の実茄例では、選択手段８による選択結果
を格納するメモリ８１を設けたものであるが、このメモ
リは省略してもよい。また、データメモリ３と、プロト
コルサポートプログラム格納メモリ９は、一つのメモリ
で兼用させてもよい。
を格納するメモリ８１を設けたものであるが、このメモ
リは省略してもよい。また、データメモリ３と、プロト
コルサポートプログラム格納メモリ９は、一つのメモリ
で兼用させてもよい。
〈発明の効果）
以上詳細に説明したように、本発明によれば、プロトコ
ルサポートをメインプロセッサ１が関与しないため、シ
ステム全体のパフォーマンスを向上させることができる
。また、梗々のプロトコルサポートプログラムを予めメ
モリ２あるいはメモリ２０に格納させておくことにより
、種々の通信プロトコルに容易に対応することができる
。
ルサポートをメインプロセッサ１が関与しないため、シ
ステム全体のパフォーマンスを向上させることができる
。また、梗々のプロトコルサポートプログラムを予めメ
モリ２あるいはメモリ２０に格納させておくことにより
、種々の通信プロトコルに容易に対応することができる
。
第１図は本発明の基本的な構成ブロック図、第２図は本
発明の一実施例を示す構成ブロック図、第３図は動作の
一例を示す動作説明図、第４図及び第５図は従来システ
ムの構成ブロック図である。 １・・・メインプロセッサ ２・・・メモリ ３・・・データメモリ ４通信プロセッサ ６通信用ＬＳＩ ７ドライバ／レシーバ ８プロトコル選択手段 ９・・・プロトコルサポートプログラム格納メモリ 第１図 第２図
発明の一実施例を示す構成ブロック図、第３図は動作の
一例を示す動作説明図、第４図及び第５図は従来システ
ムの構成ブロック図である。 １・・・メインプロセッサ ２・・・メモリ ３・・・データメモリ ４通信プロセッサ ６通信用ＬＳＩ ７ドライバ／レシーバ ８プロトコル選択手段 ９・・・プロトコルサポートプログラム格納メモリ 第１図 第２図
Claims (1)
- メインプロセッサと通信プロセッサとを含む複数のシス
テムからなり、各システム相互間で定められた所定の手
順（通信プロトコル）に従って通信を行うようにした通
信システムにおいて、各システム内に、メインプロセッ
サバスに接続され複数のプロトコルサポートプログラム
を格納したメモリと、前記複数のプロトコルサポートプ
ログラムの中の一つを選択する選択手段と、メインプロ
セッサバスに接続されるとともに通信プロセッサバスに
接続され前記選択手段で選択されたプロトコルサポート
プログラムを格納するプロトコルサポートプログラム格
納用のメモリとを設けたことを特徴とする通信システム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249611A JPH0193236A (ja) | 1987-10-02 | 1987-10-02 | 通信システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62249611A JPH0193236A (ja) | 1987-10-02 | 1987-10-02 | 通信システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0193236A true JPH0193236A (ja) | 1989-04-12 |
Family
ID=17195604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62249611A Pending JPH0193236A (ja) | 1987-10-02 | 1987-10-02 | 通信システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0193236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05130165A (ja) * | 1991-08-15 | 1993-05-25 | Nippon Motoroola Kk | 通信インターフエイス装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121536A (en) * | 1979-03-13 | 1980-09-18 | Omron Tateisi Electronics Co | Communication controller |
| JPS5981732A (ja) * | 1982-10-30 | 1984-05-11 | Sharp Corp | デ−タ処理装置 |
| JPS59111528A (ja) * | 1982-12-17 | 1984-06-27 | Yokogawa Hokushin Electric Corp | 分散形デ−タ処理装置 |
| JPS6162957A (ja) * | 1984-09-04 | 1986-03-31 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御方式 |
-
1987
- 1987-10-02 JP JP62249611A patent/JPH0193236A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55121536A (en) * | 1979-03-13 | 1980-09-18 | Omron Tateisi Electronics Co | Communication controller |
| JPS5981732A (ja) * | 1982-10-30 | 1984-05-11 | Sharp Corp | デ−タ処理装置 |
| JPS59111528A (ja) * | 1982-12-17 | 1984-06-27 | Yokogawa Hokushin Electric Corp | 分散形デ−タ処理装置 |
| JPS6162957A (ja) * | 1984-09-04 | 1986-03-31 | Nippon Telegr & Teleph Corp <Ntt> | 通信制御方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05130165A (ja) * | 1991-08-15 | 1993-05-25 | Nippon Motoroola Kk | 通信インターフエイス装置 |
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