JPH0734579B2 - ２次元符号化装置における変化点検出装置 - Google Patents
２次元符号化装置における変化点検出装置Info
- Publication number
- JPH0734579B2 JPH0734579B2 JP13532987A JP13532987A JPH0734579B2 JP H0734579 B2 JPH0734579 B2 JP H0734579B2 JP 13532987 A JP13532987 A JP 13532987A JP 13532987 A JP13532987 A JP 13532987A JP H0734579 B2 JPH0734579 B2 JP H0734579B2
- Authority
- JP
- Japan
- Prior art keywords
- change point
- data
- word
- reference line
- bit address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000001514 detection method Methods 0.000 claims description 25
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 1
Description
【発明の詳細な説明】 産業上の利用分野 この発明は、ファクシミリ等に使用されている２次元符
号化装置における変化点検出装置の改良に関する。
号化装置における変化点検出装置の改良に関する。
従来の技術 周知のように、ファクシミリ等における画信号の冗長度
抑圧のための２次元符号化方式としてはMR符号化方式が
代表的で、広く実用に供されている。MR符号化方式につ
いては、例えば、東京電機大学出版局発行「ハイテク選
書わかるニューファクシミリ」などの文献に詳しく解説
されている。
抑圧のための２次元符号化方式としてはMR符号化方式が
代表的で、広く実用に供されている。MR符号化方式につ
いては、例えば、東京電機大学出版局発行「ハイテク選
書わかるニューファクシミリ」などの文献に詳しく解説
されている。
この種の２次元符号化装置における従来の変化点検出装
置は、第５図に示すように、画像データ中の符号化しよ
うとするライン（符号化ライン）とその１本前のライン
（参照ライン）のそれぞれについて画信号の変化点を検
出するために、参照ライン変化点検出部50と、符号化ラ
イン変化点検出部51とを備えている。参照ライン変化点
検出部50は、メモリから参照ラインの画像データを１ワ
ード単位で取り込むラッチ回路500と、これにラッチさ
れた１ワードのデータ中にa0ビットアドレス（後述）で
示されるビットより後の部分に変化点があるか否かを検
出し、検出した変化点のビットアドレスを後段の外部制
御回路（図示省略）に出力するプロセッサ501とからな
る。符号化ライン変化点検出部51は、メモリから符号化
ラインの画像データを１ワード単位で取り込むラッチ回
路502と、上記プロセッサ501と同様に次のように変化点
検出とアドレス生成の動作を行なうプロセッサ503とか
らなる。
置は、第５図に示すように、画像データ中の符号化しよ
うとするライン（符号化ライン）とその１本前のライン
（参照ライン）のそれぞれについて画信号の変化点を検
出するために、参照ライン変化点検出部50と、符号化ラ
イン変化点検出部51とを備えている。参照ライン変化点
検出部50は、メモリから参照ラインの画像データを１ワ
ード単位で取り込むラッチ回路500と、これにラッチさ
れた１ワードのデータ中にa0ビットアドレス（後述）で
示されるビットより後の部分に変化点があるか否かを検
出し、検出した変化点のビットアドレスを後段の外部制
御回路（図示省略）に出力するプロセッサ501とからな
る。符号化ライン変化点検出部51は、メモリから符号化
ラインの画像データを１ワード単位で取り込むラッチ回
路502と、上記プロセッサ501と同様に次のように変化点
検出とアドレス生成の動作を行なうプロセッサ503とか
らなる。
この変化点検出装置を用いて画像データをMR符号化する
動作について、第６図のデータ例に従って説明する。以
下の説明において、a0は変化点検出を開始する符号化の
起点画素、a1は符号化ライン上でa0より右の最初の変化
画素、b1はa0より右で参照ライン上での最初の変化画素
である。
動作について、第６図のデータ例に従って説明する。以
下の説明において、a0は変化点検出を開始する符号化の
起点画素、a1は符号化ライン上でa0より右の最初の変化
画素、b1はa0より右で参照ライン上での最初の変化画素
である。
第６図の上段に示す参照ラインおよび符号化ラインの画
像データのうち、１回目のラッチ動作で２段目に示す参
照ラインおよび符号化ラインの各１ワードがラッチ回路
500および502にラッチされたとする。この場合、符号化
ライン側のプロセッサ503がa1を検出し、a1ビットアド
レス「５」を出力する。しかし、参照ラインの当該１ワ
ード中にはb1が存在しないので、この段階では符号化モ
ードを決定できず、外部制御回路はa1ビットアドレス
「５」をレジスタ等に記憶して、参照ラインおよび符号
化ラインの次ワードをラッチ回路500および502にラッチ
する。この２回目のラッチ動作では第６図の３段目のデ
ータがラッチされるが、このデータには変化点が存在し
ないため、３回目のラッチ動作で参照ラインおよび符号
化ラインの次ワードをラッチ回路500および502にラッチ
する。３回目のラッチデータで参照ラインの変化点b1を
プロセッサ501が検出し、b1ビットアドレス「６」を出
力する。ここで外部制御回路は、先に記憶しているa1ビ
ットアドレス「５」と、今回のb1ビットアドレス「６」
と、a1は１回目のラッチワードにあり、b1は３回目のラ
ッチワードにあったという情報とに基づいて、a1とb1の
ビットアドレス差を計算して符号化モードを決定する。
像データのうち、１回目のラッチ動作で２段目に示す参
照ラインおよび符号化ラインの各１ワードがラッチ回路
500および502にラッチされたとする。この場合、符号化
ライン側のプロセッサ503がa1を検出し、a1ビットアド
レス「５」を出力する。しかし、参照ラインの当該１ワ
ード中にはb1が存在しないので、この段階では符号化モ
ードを決定できず、外部制御回路はa1ビットアドレス
「５」をレジスタ等に記憶して、参照ラインおよび符号
化ラインの次ワードをラッチ回路500および502にラッチ
する。この２回目のラッチ動作では第６図の３段目のデ
ータがラッチされるが、このデータには変化点が存在し
ないため、３回目のラッチ動作で参照ラインおよび符号
化ラインの次ワードをラッチ回路500および502にラッチ
する。３回目のラッチデータで参照ラインの変化点b1を
プロセッサ501が検出し、b1ビットアドレス「６」を出
力する。ここで外部制御回路は、先に記憶しているa1ビ
ットアドレス「５」と、今回のb1ビットアドレス「６」
と、a1は１回目のラッチワードにあり、b1は３回目のラ
ッチワードにあったという情報とに基づいて、a1とb1の
ビットアドレス差を計算して符号化モードを決定する。
発明が解決しようとする問題点 上述した従来の装置では、外部制御回路がa1とb1のビッ
トアドレス差からモードを判定するために、第６図の例
のようにa1から一定のビットアドレス差内にb1が検出さ
れない場合にも、b1を検出するまでラッチ動作を繰り返
してラッチワードを更新するようになっているので、無
駄な処理時間がかかるという問題があった。MR符号化方
式の場合、a1とb1のビットアドレス差が４以上であれ
ば、４以上であるということさえ判れば良く、４以上の
いくつかという情報は不必要である。それにも拘らず従
来装置では、ラッチ動作を何回も繰り返してa1とb1のビ
ットアドレス差を求めていた。
トアドレス差からモードを判定するために、第６図の例
のようにa1から一定のビットアドレス差内にb1が検出さ
れない場合にも、b1を検出するまでラッチ動作を繰り返
してラッチワードを更新するようになっているので、無
駄な処理時間がかかるという問題があった。MR符号化方
式の場合、a1とb1のビットアドレス差が４以上であれ
ば、４以上であるということさえ判れば良く、４以上の
いくつかという情報は不必要である。それにも拘らず従
来装置では、ラッチ動作を何回も繰り返してa1とb1のビ
ットアドレス差を求めていた。
本発明は上述の問題点に鑑みなされたもので、参照ライ
ンの変化点が処理中の画像データ内に検出されない場合
にも、従来のように無駄な処理を行なわずに済むように
した変化点検出装置を提供することにある。
ンの変化点が処理中の画像データ内に検出されない場合
にも、従来のように無駄な処理を行なわずに済むように
した変化点検出装置を提供することにある。
問題点を解決するための手段 本発明は上述した問題点を解決するため、符号化ライン
の画像データを１ワードずつ取り込む符号化ライン変化
点検出部と、この符号化ライン変化点検出部と同期して
参照ラインの画像データを１ワードずつ取り込み、この
１ワードに対して次ワードの所定ビットを加えたデータ
を保持する保持部と、この保持部が保持するデータ中に
変化点があるときには、その変化点のビットアドレスを
出力し、データ中に変化点がないときには、前記データ
の最終ビットアドレスの次のアドレスを出力する参照ラ
イン変化点検出部という構成を備えたものである。
の画像データを１ワードずつ取り込む符号化ライン変化
点検出部と、この符号化ライン変化点検出部と同期して
参照ラインの画像データを１ワードずつ取り込み、この
１ワードに対して次ワードの所定ビットを加えたデータ
を保持する保持部と、この保持部が保持するデータ中に
変化点があるときには、その変化点のビットアドレスを
出力し、データ中に変化点がないときには、前記データ
の最終ビットアドレスの次のアドレスを出力する参照ラ
イン変化点検出部という構成を備えたものである。
作用 上記参照ライン変化点検出手段が変化点を検出できなか
った場合、特定のビットアドレスを仮想的な変化点ビッ
トアドレスとして出力することで、後段の制御手段が符
号化モードを決定することができ、１回の処理が完結す
る。
った場合、特定のビットアドレスを仮想的な変化点ビッ
トアドレスとして出力することで、後段の制御手段が符
号化モードを決定することができ、１回の処理が完結す
る。
実施例 第１図は本発明の一実施例による変化点検出装置の概略
構成図である。10は参照ライン側の変化点検出部であっ
て、上述の参照ラインデータ保持手段としての２つのラ
ッチ回路100,101と、上述の参照ライン変化点検出手段
としてのプロセッサ102とからなる。11は符号化ライン
側の変化点検出部であって、上述の符号化ラインデータ
保持手段としての２つのラッチ回路103、104と、上述の
符号化ライン変化点検出手段としてのプロセッサ105と
からなる。なお、a0のビットアドレスは変化点検出開始
ビットを指定する信号である。
構成図である。10は参照ライン側の変化点検出部であっ
て、上述の参照ラインデータ保持手段としての２つのラ
ッチ回路100,101と、上述の参照ライン変化点検出手段
としてのプロセッサ102とからなる。11は符号化ライン
側の変化点検出部であって、上述の符号化ラインデータ
保持手段としての２つのラッチ回路103、104と、上述の
符号化ライン変化点検出手段としてのプロセッサ105と
からなる。なお、a0のビットアドレスは変化点検出開始
ビットを指定する信号である。
図示しない外部制御回路からのラッチ信号に同期し、初
段のラッチ回路103には前段のメモリから符号化ライン
画像データの１ワード８ビットがラッチされる。２段目
のラッチ回路104はラッチ回路103のデータを１ラッチ信
号分だけ遅延し、その遅延した１ワード８ビットのデー
タをプロセッサ105に入力する。プロセッサ105は、ラッ
チ回路104からの１ワードのデータ中の変化点a1を検出
し、a1ビットアドレスを出力する。
段のラッチ回路103には前段のメモリから符号化ライン
画像データの１ワード８ビットがラッチされる。２段目
のラッチ回路104はラッチ回路103のデータを１ラッチ信
号分だけ遅延し、その遅延した１ワード８ビットのデー
タをプロセッサ105に入力する。プロセッサ105は、ラッ
チ回路104からの１ワードのデータ中の変化点a1を検出
し、a1ビットアドレスを出力する。
参照ライン側のラッチ回路100、101の部分の詳細を第２
図に示している。上記ラッチ信号に同期して、初段のラ
ッチ回路100には前段のメモリから参照ライン画像デー
タの１ワード８ビットRVD7〜０がラッチされる。２段目
のラッチ回路101はラッチ回路100のデータを１ラッチ信
号分だけ遅延し、その遅延した１ワード８ビットのデー
タをRLD7〜０としてプロセッサ102に入力する。また、
初段のラッチ回路100のデータのうちの下位４ビットの
データがRLD11〜８としてプロセッサ102に入力される。
つまり、ラッチ回路101の１ワードのデータRLD7〜０
と、その次のワードの前半４ビットのデータRLD11〜８
との合計12ビットがプロセッサ102に入力される。
図に示している。上記ラッチ信号に同期して、初段のラ
ッチ回路100には前段のメモリから参照ライン画像デー
タの１ワード８ビットRVD7〜０がラッチされる。２段目
のラッチ回路101はラッチ回路100のデータを１ラッチ信
号分だけ遅延し、その遅延した１ワード８ビットのデー
タをRLD7〜０としてプロセッサ102に入力する。また、
初段のラッチ回路100のデータのうちの下位４ビットの
データがRLD11〜８としてプロセッサ102に入力される。
つまり、ラッチ回路101の１ワードのデータRLD7〜０
と、その次のワードの前半４ビットのデータRLD11〜８
との合計12ビットがプロセッサ102に入力される。
そしてプロセッサ102は、12ビットの入力データRLD11〜
０中に変化点b1があるか否かを検査し、b1があればその
b1ビットアドレスを出力し、b1がなければ13ビット目を
仮想的にb1と見なしてb1ビットアドレス「12」を出力す
る。
０中に変化点b1があるか否かを検査し、b1があればその
b1ビットアドレスを出力し、b1がなければ13ビット目を
仮想的にb1と見なしてb1ビットアドレス「12」を出力す
る。
以上のように構成された変化点検出装置について、以下
その動作を説明する。
その動作を説明する。
第３図（Ａ）に示す参照ラインおよび符号化ラインの画
像データに関し、第３図（Ｃ）に示す符号化ラインの１
ワードのデータがプロセッサ105に入力されるとき、第
３図（Ｂ）に示す参照ラインの12ビットのデータがプロ
セッサ102に入力される。この場合、プロセッサ105はa1
を検出してa1ビットアドレス「６」を出力し、プロセッ
サ102はb1を検出してb1ビットアドレス「10」を出力す
る。これらアドレスを受けて外部制御回路はa1とb1のビ
ットアドレス差「10−６＝４」を計算し、その結果に従
って符号化モードを決定する。
像データに関し、第３図（Ｃ）に示す符号化ラインの１
ワードのデータがプロセッサ105に入力されるとき、第
３図（Ｂ）に示す参照ラインの12ビットのデータがプロ
セッサ102に入力される。この場合、プロセッサ105はa1
を検出してa1ビットアドレス「６」を出力し、プロセッ
サ102はb1を検出してb1ビットアドレス「10」を出力す
る。これらアドレスを受けて外部制御回路はa1とb1のビ
ットアドレス差「10−６＝４」を計算し、その結果に従
って符号化モードを決定する。
また第４図（Ａ）に示す参照ラインおよび符号化ライン
の画像データに関し、第４図（Ｃ）に示す符号化ライン
の１ワードがプロセッサ105に入力されるとき、第４図
（Ｂ）に示す参照ラインの12ビットのデータがプロセッ
サ102に入力される。この場合、プロセッサ105はa1を検
出してa1ビットアドレス「６」を出力する。しかしプロ
セッサ102は入力データ中にb1が存在しないことから、1
3ビット目に仮想的にb1があるものと見なし、b1ビット
アドレス「12」を出力する。これを受けて外部制御回路
はa1とb1のビットアドレス差「12−６＝６」を計算し、
その結果に従って符号化モードを決定する。
の画像データに関し、第４図（Ｃ）に示す符号化ライン
の１ワードがプロセッサ105に入力されるとき、第４図
（Ｂ）に示す参照ラインの12ビットのデータがプロセッ
サ102に入力される。この場合、プロセッサ105はa1を検
出してa1ビットアドレス「６」を出力する。しかしプロ
セッサ102は入力データ中にb1が存在しないことから、1
3ビット目に仮想的にb1があるものと見なし、b1ビット
アドレス「12」を出力する。これを受けて外部制御回路
はa1とb1のビットアドレス差「12−６＝６」を計算し、
その結果に従って符号化モードを決定する。
発明の効果 以上の説明から明かなように、本発明は、参照ライン変
化点検出手段において変化点を検出しない場合に特定の
ビットアドレスを仮想的な変化点ビットアドレスとして
出力するように構成したので、a1とb1の両変化点の一定
のビットアドレス差から符号化モードを判定する場合
に、参照ライン変化点検出手段の入力データ幅が符号化
ライン変化点検出手段の入力データ幅よりもモード判定
に必要な一定のビットアドレス差以上大きれば、本来の
b1が検出できなくても、a1が検出されると同時に簡単な
ビットアドレス演算によって符号化モードを判定するこ
とができ、従来より高速な処理が可能となる。
化点検出手段において変化点を検出しない場合に特定の
ビットアドレスを仮想的な変化点ビットアドレスとして
出力するように構成したので、a1とb1の両変化点の一定
のビットアドレス差から符号化モードを判定する場合
に、参照ライン変化点検出手段の入力データ幅が符号化
ライン変化点検出手段の入力データ幅よりもモード判定
に必要な一定のビットアドレス差以上大きれば、本来の
b1が検出できなくても、a1が検出されると同時に簡単な
ビットアドレス演算によって符号化モードを判定するこ
とができ、従来より高速な処理が可能となる。
さらに、MR符号化ではa1とb1のビットアドレス差の絶対
値が３以下であれば垂直モード、３より大きければ水平
モードと判定されるので、参照ライン変化点検出手段の
入力データ値を符号化ライン変化点検出手段の入力デー
タ幅より３ビット以上広げておけば、１回のラッチタイ
ミングで簡単なアドレス演算によりモードが判定できる
ようになりこの場合に本発明の効果が最も大きい。
値が３以下であれば垂直モード、３より大きければ水平
モードと判定されるので、参照ライン変化点検出手段の
入力データ値を符号化ライン変化点検出手段の入力デー
タ幅より３ビット以上広げておけば、１回のラッチタイ
ミングで簡単なアドレス演算によりモードが判定できる
ようになりこの場合に本発明の効果が最も大きい。
第１図は本発明の一実施例による変化点検出装置の概略
構成図、第２図は同装置におけるラッチ回路100および1
01の部分の詳細図、第３図および第４図は同装置の動作
説明図、第５図は従来の変化点検出装置の概略構成図、
第６図は従来装置の動作説明図である。 10……参照ライン変化点検出部、100と101……ラッチ回
路（参照ラインデータ保持手段）、102……プロセッサ
（参照ライン変化点検出手段）、11……符号化ライン変
化点検出部、103と104……ラッチ回路（符号化ラインデ
ータ保持手段）、105……プロセッサ（符号化ライン変
化点検出手段）。
構成図、第２図は同装置におけるラッチ回路100および1
01の部分の詳細図、第３図および第４図は同装置の動作
説明図、第５図は従来の変化点検出装置の概略構成図、
第６図は従来装置の動作説明図である。 10……参照ライン変化点検出部、100と101……ラッチ回
路（参照ラインデータ保持手段）、102……プロセッサ
（参照ライン変化点検出手段）、11……符号化ライン変
化点検出部、103と104……ラッチ回路（符号化ラインデ
ータ保持手段）、105……プロセッサ（符号化ライン変
化点検出手段）。
Claims (1)
- 【請求項１】符号化ラインの画像データを１ワードずつ
取り込む符号化ライン変化点検出部と、この符号化ライ
ン変化点検出部と同期して参照ラインの画像データを１
ワードずつ取り込み、この１ワードに対して次ワードの
所定ビットを加えたデータを保持する保持部と、この保
持部が保持するデータ中に変化点があるときには、その
変化点のビットアドレスを出力し、データ中に変化点が
ないときには、前記データの最終ビットアドレスの次の
アドレスを出力する参照ライン変化点検出部とを備えた
２次元符号化装置における変化点検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13532987A JPH0734579B2 (ja) | 1987-05-29 | 1987-05-29 | ２次元符号化装置における変化点検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13532987A JPH0734579B2 (ja) | 1987-05-29 | 1987-05-29 | ２次元符号化装置における変化点検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63299682A JPS63299682A (ja) | 1988-12-07 |
| JPH0734579B2 true JPH0734579B2 (ja) | 1995-04-12 |
Family
ID=15149218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13532987A Expired - Fee Related JPH0734579B2 (ja) | 1987-05-29 | 1987-05-29 | ２次元符号化装置における変化点検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0734579B2 (ja) |
-
1987
- 1987-05-29 JP JP13532987A patent/JPH0734579B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63299682A (ja) | 1988-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2924964B2 (ja) | 画像情報符号化装置、画像情報復号化装置及び画像情報符号化復号化装置 | |
| JPS60140981A (ja) | 符号語システムのデジタル符号語を復号する方法および装置 | |
| JPH05145770A (ja) | 符号・復号化装置 | |
| JPH0734579B2 (ja) | ２次元符号化装置における変化点検出装置 | |
| US5386521A (en) | Instruction prefetching circuit with a next physical address precalculating circuit | |
| JPS62141875A (ja) | 復号誤り伝播防止方式 | |
| JPS6362083A (ja) | 射影デ−タ生成方式 | |
| JPH05260461A (ja) | 動き補償予測装置 | |
| JPS63299681A (ja) | ２次元符号化装置における変化点検出装置 | |
| KR930008682B1 (ko) | 디지탈 기기의 에러 정정회로 | |
| KR100586598B1 (ko) | 유한 필드상의 모듈러 연산 장치 및 그 방법 | |
| JPS6341271B2 (ja) | ||
| JP2921685B2 (ja) | 画データ補正装置 | |
| JP2641442B2 (ja) | 復号装置 | |
| JP2595900B2 (ja) | ２値画像データの変化点座標検出装置 | |
| JPH0548027B2 (ja) | ||
| JPH088646B2 (ja) | 画信号符号化・復号化大規模集積回路 | |
| JPS58182366A (ja) | 画像の拡大，または縮小回路 | |
| JP3044847B2 (ja) | 可変長符号の復号化装置 | |
| JPS6132867B2 (ja) | ||
| JPH07193561A (ja) | フォーマット同期処理方式及び装置 | |
| JPH05122537A (ja) | 二次元符号化装置 | |
| JPH0730528A (ja) | クロック乗換回路 | |
| JPH09148941A (ja) | 算術符号化・復号化装置 | |
| JPH09114748A (ja) | メモリエラー訂正回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |