JPH0735115B2 - マトリックス・プリンタ - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はマトリックス・プリンタ、とくに傾斜ヘッド・
ワイヤ・マトリックス・プリンタに関する。

B.従来の技術 傾斜ヘッド・ワイヤ・マトリックス・プリンタは印字ヘ
ッドの印字エレメントが傾斜して配列されるプリンタで
ある。すなわち、印字ヘッドが記録媒体上を移動する方
向と直角な方向に対し角度をもって印字エレメントを配
列させている。このようにすると上述移動方向と直角な
方向における印刷エレメントの実装密度を大にでき、精
細な印字を行える。

ところでこのような傾斜ヘッド・ワイヤ・マトリックス
・プリンタでは、その構成上、印字エレメントの並び方
向が文字のドット・マトリックスと整合していないた
め、印字エレメントを駆動するタイミングの制御が複雑
になる。後述する第２図を参照すればこのことが明らか
である。すなわち、ワイヤ・マトリックス・プリンタで
はワイヤのアクチュエータが大きいため黒ドットで示す
印字エレメントは水平方向にかなりずれて配列される。
たとえば印字文字の２個分程度離間される。各印字エレ
メントは同時に駆動を行えるようになっており、水平方
向のずれに起因して異なる文字パターンの構成ドットを
印字エレメントの各々が印字することになる。なお、特
開昭53−126217号公報には金属紙プリンタのヘッドを傾
斜配列のものとしたものが示されている。ただし、この
列では印字エレメントは水平方向にわずかしかずれてい
ない。たとえば印字ドットの幅の２倍であるため、ビッ
ト単位でバッファ・メモリにデータを配置する必要があ
り、構成が複雑となる。

A.D.ブランコの発明になる、「プリンタ・サブシステム
用引字ヘッド・イメージ発生装置」と題する特願昭55−
138880号（特開昭56−96384号公報）には、上位システ
ムからの文字ライン全体を定義するアドレス・コードが
記憶される一対のテキスト・バッファを備えた、印字ヘ
ッド・イメージ生成装置が記載されている。各アドレス
・コードは、印字しようとする特定の文字の９×７個の
マトリックス・イメージを記憶している記憶域を定義す
る。ヘッド・イメージ生成装置は、次のテキスト・バッ
ファ中でアドレスされたアドレスに応答して、メモリ中
の予め指定された列を読取り、信号を所望のワイヤ・ア
クチュエータに送って所望のドットを印字させる。ヘッ
ドが移動する毎に、メモリ中に記憶されている各ワイヤ
・イメージの別の行が解読され、その行から所望のビッ
トがワイヤ・アクチュエータに伝送される。

テキスト・バッファの１つに上位プロセッサによってア
ドレスが充填されると、ヘッド・イメージ生成装置が別
のテキスト・バッファに含まれるワイヤ・イメージ・ア
ドレスを解読する。１つのテキスト・バッファが充填さ
れ、別のバッファが解読された後、２つのテキスト・バ
ッファは逆転され、充填されているバッファは解読さ
れ、先に解読されたテキスト・バッファはクリアされて
新しく印字しようとするデータ・ラインを定義するアド
レスが充填される。

前節に記載した型式のヘッド・イメージ生成装置では、
テキスト・バッファによってアドレスされた情報を解読
するために解読回路が、広範に利用される。隣接するド
ットは印字できず、従って１字当り最大限45ドットであ
る。通常の９×７マトリックスで英数字を印字する際に
は、解読回路は、マトリックス・メモリ記憶を傾斜ヘッ
ド・ワイヤ・イメージへ変換するためのよい手段であ
る。しかしながら、18×18マトリックスの各位置にドッ
トが印字でき、１字当り324ドットである。漢字型の文
字を印字する場合には、メモリを解読し、ワイヤ・イメ
ージを傾斜ヘッド・プロセッサに送るのに必要な回路の
数は大きなものとなる。漢字のような複雑な文字を印字
する際には、少なくともマトリックス・メモリ記憶を傾
斜ヘッド・ワイヤ・イメージ記憶に変換することに関連
するワイヤ・イメージ生成部分を実施するのに、ハード
ウェアとプログラム式マイクロプロセッサを組合せて使
用するのが有利である。

C.発明が解決しようとする課題 本発明の目的は、各ワイヤが別の文字上にある傾斜配列
型ヘッドのワイヤ・マトリックス・プリンタであって、
印字エレメントの駆動制御を簡易に行なうものを提供す
ることにある。

D.課題を解決するための手段 本発明ではこのような目的を達成するために、キャラク
タ・ジェネレータから生成されたドット・イメージ・デ
ータをそのままバッファ・メモリに供給し、こののちバ
ッファ・データを印字エレメントに供給するという通常
の構成をとらずに特殊なバッファ構成をとっている。す
なわち印字エレメントの傾斜配列状態に関連した順序で
ドット・イメージ・データをバッファ・メモリに記憶さ
せ、こののち・バッファ・メモリをメモリの列順に読み
出したときに、印字エレメントの傾斜配列状態を反映さ
せた態様でドット・イメージ・データが印字エレメント
に供給されるようになっている。

さらに、この発明では印字エレメントのずれ幅すなわち
印字ヘッドの走行方向の印字エレメントどうしの離間幅
を正確に印字文字の倍にするようにしている。ドット・
イメージ・データを印字エレメントの傾斜配列状態に関
連した順序でバッファ・メモリに記憶させる際に、この
ような特徴は重要である。第２図の列を参照してこの点
を考えよう。第２図で印字エレメント１〜９のそれぞれ
には文字のドット・マトリックスの行データ（マトリッ
クスの行内の印字ドット配列を表示するデータ）の各々
が印加される。この場合各印字エレメント１〜９には異
なる文字についての行データが印加されることはもちろ
んである。ところで印字エレメント１〜９の水平方向の
ずれは文字幅（58）の倍数としているから、印字エレメ
ント１〜９の供給される行データの位相がそろってい
る。すなわち行データの１ビット目が印字エレメント１
に供給されるなら、他の印字エレメント２〜９にも同様
に１ビット目のデータが供給される。したがって印字エ
レメント１〜９に供給されるデータに関しては行データ
の位相は統一的に扱うことができ、単に行データを個々
に特定すればよい。データをバッファに記憶させるとき
には行データ単位で印字エレメントの傾斜配列を反映さ
せて位相をあわせて書き込みを行えばよい。行データ単
位での扱いが可能となるので、バッファ・メモリへのデ
ータの配置が極めて簡単になる。なお、従来技術として
説明した上述の特開昭53−126217号公報ではこのような
構成を採用していないためビット単位でバッファ・メモ
リにデータを配置する必要があり構成が複雑となる。

E.実施例 以下この発明の一実施例について図面を参照しながら説
明しよう。なお、以下の実施例は製品化のレベルで開示
されており、構成が複雑となっているので、ここでその
構成の要部の関連について説明しておく。

この実施例（第５図）ではテキスト・データ（文字コー
ド）が記憶装置（文字発生器）72に供給されてイメージ
・パターンが生成される。このイメージ・パターンはワ
イヤ・イメージ記憶装置70に供給される。ここでワイヤ
・イメージ記憶装置70のデータは印字ヘッドの印字エレ
メントのそれぞれに対応する行と、印字ヘッドの移動周
期における印字エレメントの駆動時点のそれぞれに対応
する列とを指定して読み出せるようになっている。そし
て、文字のイメージ・パターンは行データごとにワイヤ
・イメージ記憶装置70に供給され、所定の傾斜配置に応
じたロケージョンに行データ単位で配置される。ワイヤ
・イメージ記憶装置70のデータはその列単位で読み出さ
れ、その都度印字エレメント72個分の駆動データとして
ヘッド・イメージ生成装置88に供給される。ヘッド・イ
メージ生成装置88はこの駆動データを一時に印字エレメ
ントに送出する。これら一連の動作の詳細は実施例にお
いて述べる。

たとえばワイヤ・イメージ記憶装置70の記憶構成は第16
頁でその全体の構成関係が示された第Ｉ表のごとくであ
り、表の横方向が記憶装置70の行に対応し、これがまた
印字エレメント（ワイヤ）に対応する。すなわち、記憶
装置70の１つの行に含まれるビット・データ（印字ドッ
トの有無を表わすデータ）はすべて同一の印字エレメン
トに供給される。他方、表の縦方向が記憶装置70の列に
対応し、これが印字エレメントの駆動時点のそれぞれに
対応する。すなわち、記憶装置70の１つの列に含まれる
ビット・データはすべて同一のタイミングで個々の印字
エレメントに供給される。ヘッド１のワイヤ５の右どな
りには順次「１」、「・２」、「・３」、「・４」…が
記憶されているが、これは、ヘッド１のワイヤ５が各駆
動時点ごとにどのようなデータで駆動されるかを示して
いる。メモリの各行はバイトでブロック化されており、
それぞれに「１」、「・２」、「・３」、「・４」…が
記憶されている。ここで、１、２、３、４…は印字文字
列中の序列番号を示し（すなわち１は文字列の先頭を示
す）、印字文字の序列番号が１、２、３、４…の文字パ
ターンのうちのワイヤ５に対応する行ドット・データが
各ブロックに記憶されていることを意味する。また、
「・２」等の中点は「・２」等のバイト中に、先行する
「１」等のデータのうちあふれたものを含んでいること
を示す。すなわちバイト２には下位の２桁に「１」のデ
ータを含み、上位６桁に「２」のデータを含む。このこ
とはビット表示「L2H6」により表示される。１文字分の
行ドット・データが10ビットであるのに、１バイトが８
ビットであるからこのようになる。

ワイヤ・イメージ記憶装置70の読み出しは列単位で行わ
れ、たとえば、第１番目には１列の１〜８行で空
（φ）、９行で文字列番号１の文字のワイヤ５に対応す
る行ドット・データの１ビット目、３列の第８行で文字
列番号３の文字のワイヤ１に対応する行ドット・データ
の１ビット目、18列の11列で文字列番号15の文字のワイ
ヤ６に対応する行ドット・データの１ビット目というよ
うに出力され、第２番目にはそれぞれの行ドット・デー
タの２ビット目が出力される。同様にして列単位の読み
出しが行われる。

さて、つぎにこの実施例を詳細に説明しよう。

本発明の有用性を最もわかりやすく説明するため、毎分
145行の漢字を連続的に印字することのできる高速ワイ
ヤ・マトリックス式プリンタに関して説明を行なう。こ
のプリンタは、上位コンピュータ・システムと連動し、
上位システムからの命令及びデータ信号に応答して用紙
上に印字し、また逆に作動中にステータス信号を上位シ
ステムに送る。

このプリンタはそれ自体、データ処理、データ収集、デ
ータ入力及び通信システムにおける種々の印字要件を充
たすように設計された出力用ライン・プリンタである。
これは、システム・プリンタまたは遠隔作業端末プリン
タとして使用することができる。ここに説明する特別の
プリンタは、通常の英数字または英数字カタカナ（AN
K）文字あるいはより複雑な漢字を印字することができ
る。このプリンタは、読取り専用記憶メモリ中に約3700
の異なる漢字が定義されるように設計されている。数万
の異なる漢字のうちから、顧客の特別アプリケーション
用の追加漢字あるいは新しく定義されるロゴなどの文字
を定義するコードを記憶する読出し書込み記憶装置が追
加的に設けられる。この種の文字は、本出願では「外
字」と呼ぶことにする。

ここで第１図を参照すると、上位システム１とプリンタ
・システム２を含む代表的なシステム構成が示してあ
り、プリンタ・システムはプリンタ制御装置３及びプリ
ンタ電子回路４を含んでいる。指令及びデータ信号は、
上位システムから母線５を経てプリンタ制御装置３に送
られ、指令及び制御信号は、プリンタ制御装置３から母
線５を経て上位システムに送られる。典型的な場合、上
位システム１は、指令及びデータ及びモニター・ステー
タスを含む情報を発生させる。プリンタ制御装置３は、
指令及びデータを受取って指令を解読し、エラーをチェ
ックし、ステータス情報を発生させ、印字及びスペース
配置を制御し、プリンタの診断を行う。プリンタ電子回
路４は、解読された制御装置指令を実行し、全てのプリ
ンタ操作を監視し、印字ワイヤをアクチュエートし、モ
ータを駆動し、プリンタ・エミッタを感知し、操作盤灯
及びスイッチ切換え回路を制御する。それは、トラクタ
／プラテン機構、リボン駆動装置、印字ヘッド・キャリ
ア、操作盤、及びプリンタ・センサを制御する。

プリンタ制御装置３やプリンタ電子回路４のようなシス
テムの各要素には、指令及びデータを分析し操作を制御
するために１つ又はそれ以上のマイクロプロセッサまた
はマイクロコンピュータが組込まれている。

第２図はプリンタ・システム２の印字ブロック50を示し
ている。用紙が図の上下方向に移動するとともに印字ブ
ロック50が図の左右に移動し、この際印字ブロック50の
印字ワイヤ52によって印字がなされる。なお第２図で上
段は左位置にある印字ブロックを示し、下段は右位置に
ある印字ブロックを示す。

第２図を参照すると、印字ブロック50は、１つのグルー
プが９本の印字ワイヤ（印字エレメント）52を含む７つ
のグループ及びそれと連動するアクチュエータ（図示せ
ず）を有する。印字ブロック50、印字ワイヤ52及び印字
アクチュエータは、W.W.ボイントンＳの発明になる、
「マイクロ・プロセッサ制御式プリンタ・サブシステ
ム」と題する特願昭55−128086号（特開昭56−67443号
公報）に詳しく記載されている。９本の印字ワイヤ52か
らなる各グループは印字ヘッドと呼ばれ、それぞれヘッ
ド１〜７と記号を付けられている。各印字ワイヤ52は左
上から右下へと１〜９の番号をつけるが、このうちワイ
ヤ１〜５は第１の傾斜経路上にあり、隣接する各ワイヤ
はそれぞれ水平方向に1.016cm垂直方向に0.042418cmの
間隔で配置されている。ワイヤ６〜９は、ワイヤ１〜５
の真下の第２の傾斜経路上にあり、水平方向で各ワイヤ
１〜５の中間に心合せされている。

印字ブロック50は、第２図の上側に示した位置から右へ
矢印54で示す方向に移動できるように設計されている。
正常の動作では、印字ブロック50は、第２図の下側に示
す位置へ移動する。プリンタ・システム２には１つの印
字ブロックしかなく、第２図は１つの印字ブロック50が
垂直に心合せられた２つの両極端位置を示すものである
ことを指摘しておく。正常な場合、印字ヘッド50は右方
向へ5.08cmだけ移動するが、これは隣接する印字ヘッド
の印字ワイヤ１の間隔である。これで124個のANK文字あ
るいは62個の漢字を充分に印字できる。しかしながら、
１行に132個のANK文字または66個の漢字を印字したい場
合、印字ブロック50を矢印54′で示すように50A′の位
置へ更に2.032cm移動させる必要がある。印字ブロック5
0が印字ブロック50Aで示される右方向位置へ移った後、
用紙15は隣接する印字ワイヤ間の垂直距離の半分（即ち
0.021209cm）だけ動く。その後、印字ブロック50は、50
Aの位置から矢印54Aで示されるように右から左へと印字
ブロック50の位置まで戻る。

印字ブロック50が矢印54または54Aの方向に移動する
時、それに結合されているエミッタ検出装置（図示せ
ず）が、印字エミッタ56を通過し、印字ブロックが0.02
54cm移動する毎に上記エミッタは電気パルスを発する。
第５図及び第６図に示す制御回路は、このパルスに応答
して所望のアクチュエータをアクチュエートし、印字ワ
イヤ52をファイヤし、それによってドット記号を用紙15
上に生成させる。用紙に印字される文字は、印字ブロッ
ク50または50Aのいずれに対しても整列するようになっ
ており、各漢字は幅20ドットより成る。１行に印刷され
る漢字は62ワードであるが、これは印字ブロック50が矢
印54′のように動く場合には66ワードに拡張することが
できる。更に１行に印刷されるANK文字は124個である
が、これは印字ブロック50が矢印54′のように動く場合
には132個に拡張することができる。

ここで第３図を参照すると、３つの漢字ワードが拡大し
て示してある。各ワードは幅20列、高さ18行のドット・
マトリックスからなっている。各ワード・マトリックス
の360の位置のどこにでもドットを印字することができ
る。ただし各マトリックスの列19及び20は、隣接するワ
ードとのスペースをもたらすため、わざと空白にしてあ
る。各ワードは、更にそれぞれ10列の２つの文字に分解
することができる。各ワード・マトリックスの各行は、
印字ブロック50が左から右及び右から左へと移動する際
に交互に印字される。即ち、奇数番目の行は、印字ブロ
ック50が左から右へ移動する際に印字することができ、
偶数行は、印字ブロック50が右から左へ移動する際に印
字することができる。更にくわしくいえば、行１は、印
字ブロック50が矢印54の方向に移動しているときにワイ
ヤ１によって印字され、行２は、印字ブロック50が矢印
54Aの方向に移動しているときにワイヤ１によって印字
される。第３図の右側には、印字ブロック50がどちらの
方向に動くときどの印字ワイヤによってどの行が印字さ
れるかを示すため、印字ワイヤ及び移動方向を示す矢印
が示してある。第１のパスは、印字ブロック50の矢印54
で示すような左から右への移動を示すものとしてあり、
第２のパスは、印字ブロック50の矢印54Aで示すような
右から左への移動を示すものとしてある。

印字ブロック50が、第２図の上側に示すように左端の位
置にあるとき、印字ヘッド１のワイヤ５は、ワード１の
列１と整列する。同時に、ヘッド２のワイヤ１はワード
３の列１と整列し、ヘッド２のワイヤ６はワード４の列
１と整列する。ヘッド２のワイヤ２は、ワード５の列１
と整列し、以下同様にして、ヘッド７のワイヤ５はワー
ド61の列１と整列する。図面間のスケールの関係につい
ての理解を容易にするためにこの対応関係を第２図の58
で示され区切られた漢字ワードの番号１、２、３、４、
５・・・62（拡張時は66）にあてはめると、番号１には
図３のワード１すなわち漢字ワード′字′が、番号３に
は図３のワード３すなわち漢字ワード（カタカナ）′
モ′が、それぞれ対応していることになる。印字ブロッ
ク50の各ヘッド１〜７が矢印54で示す方向へ移動するに
つれて、各ワードの各部分と整列したワイヤによってド
ットを印字すべきか否かが決定される。印字すべき場
合、そのワイヤと連動するアクチュエータがファイヤさ
れる。印字ブロック50が右方向へ移動するにつれて、ヘ
ッド１のワイヤ５はワード１の列２と整列する。ヘッド
２のワイヤ１は、ワード３の列２と整列し、以下同様の
整列が起る。ワード１の20列について移動が生じた後、
ヘッド１のワイヤ５は、ワード２の列１と整列し、ヘッ
ド１のワイヤ９はワード１の列１と整列する。最後に、
印字ブロック50が50Aの位置まで移動したとき、ヘッド
１の各ワイヤ１〜９は、ワード１の各列を通過し終え
る。印字ブロック50Aの位置で示すように、ヘッド１の
ワイヤ１はこのときワード２の第20列の次のドットであ
るワード３の第１列上に位置する。印字ブロック50の実
際の運動は、これよりも複雑であり、それを減速し、停
止し、またその速度を加速して、印字ブロック50が矢印
54Aで示すように右から左へ移動するとき、ワード２の
最終列で印字がなされる。また多くのワードを印字する
際、あるドットはある印字ヘッドによって印字され、残
りのドットはそれに隣接する印字ヘッドによって印字さ
れることを指摘しておく。例えば、ワード３において、
ヘッド２のワイヤ１は第２行のドットを印字し、ワイヤ
２〜９は残りの行のドットを印字する。

ここで第４図を参照すると、それぞれ９本のワイヤから
なるヘッドが４個だけ示してある。印字ブロック50と同
様の印字ブロック60も示してある。この場合、隣接する
ヘッドのワイヤ１の間隔は、印字ブロック50の場合のよ
うに5.08cmではなくて、8.89cmである。また、印字ブロ
ック60は、隣接する印字ヘッド間の間隔が大きいため、
端から端まで大きな距離を移動しなければならない。

ここで第５図を参照すると、プリンタの制御回路62が示
してある。制御回路62の主要部は、通信マイクロプロセ
ッサ（CMA）64及び制御マイクロプロセッサ（CTA）66で
ある。通信マイクロプロセッサ64の目的は、上位システ
ム１からインターフェイス制御装置68を介して加えられ
るデータを取出して、そのデータを受入れ可能なワイヤ
・イメージに変換することである。ワイヤ・イメージは
ワイヤ・イメージ記憶装置70に記憶される。上位システ
ム１から加えられるデータには、ステータス情報、制御
情報及び文字定義情報が含まれる。ここでは、文字定義
情報についてのみ考察する。上位システムから制御イン
ターフェイス68を介して加えられる文字定義情報及至文
字定義データは、記憶装置72に記憶されている特定の漢
字を定義するアドレス・コードの形になっている。記憶
装置72は、読取り専用記憶ユニット及び読取り書込み記
憶ユニットからなっている。約3700の異なる漢字のイメ
ージが、記憶装置72の読取り専用部分に記憶されてお
り、16ビットのアドレス・コードによって定義されるブ
ロックに編成されている。上位プロセッサは、インター
フェース制御装置68を介してマイクロプロセッサ64に16
ビットのコードを加える。マイクロプロセッサは、この
コードで記憶装置をアドレスし、その16ビットによって
定義される適当な漢字を読取る。

記憶装置72の読取り書込み部分は、英数字カタカナ（AN
K）文字並びに外字を含んでいる。これらの文字は幅９
列、高さ７行であり、矢印54または54Aで示されるどち
らかの方向に動く印字ブロック50の単一パスによって印
字される。ANK文字の印字に際しては、ワイヤ１は使用
されず、ワイヤ９はアンダーライン用に使用される。外
字は、漢字と同様の特注文字であるが、記憶装置72の読
取り専用部分に記憶されている約3700字の漢字とは異な
るものである。記憶装置72に記憶されている、ANK文字
及び外字のワイヤ・イメージ・コードは、マイクロプロ
セッサ64の制御の下で上位システム１から入力される。
ANK型文字は、半数の列しか必要としないため、上位シ
ステム１から加えられる８ビットのアドレス信号によっ
てアドレスすることができる。一方、外字は第３図に示
すような漢字と同じサイズであり、16ビットのアドレス
信号を必要とする。

データは上位システム１からインターフェース制御装置
68を介して与えられ、インターフェース記憶装置74に記
憶される。通信マイクロプロセッサ64は、ステータス指
令、用紙移動などの制御指令あるいは文字定義情報を含
む、インターフェース記憶装置74中の情報を監視する。
文字定義情報は、インターフェース記憶装置74から通信
マイクロプロセッサ64に取出され、記憶装置76に記憶さ
れる。記憶装置76は、読取り専用記憶ユニット及び読取
り書込み記憶ユニットを含んでいる。読取り専用記憶ユ
ニットは、例えば、マイクロプロセッサ64を制御するた
めの１組の命令を含むことができ、読取り書込み記憶ユ
ニットは、スクラッチ・パッド・メモリ並びにテキスト
・バッファ及び属性バッファを含むことができる。

記憶装置76のテキスト・バッファは、印字しようとする
文字のアドレス・コードを記憶するためのメモリ・ブロ
ックである。テキスト・バッファは、132バイトに分割
されており、132個までのANK文字または66個までの漢字
乃至外字を定義するのに使用できる。属性バッファは13
2個のビット位置をもつ。漢字または外字を印字すべき
位置には「１」が置かれ、ANK文字のためのビット位置
には「０」ビットが置かれる。

マイクロプロセッサ64は、記憶装置76から母線STGを介
してSTG入力に与えられる情報に応答する。更に、マイ
クロプロセッサ64は、データ入力母線からの情報に応答
する。マイクロプロセッサ64は、データ情報をデータ出
力母線に与え、入出力装置のアドレス情報をアドレス出
力母線に与え、記憶装置のアドレス情報を記憶アドレス
母線に与える。記憶装置76は、それぞれのSAR、DI（DB
O）及びABO入力側に与えられた記憶アドレス母線、デー
タ出力母線及びアドレス母線上の信号に応答し、記憶母
線へのDO出力側に命令信号を与える。記憶装置76に加え
られたアドレス母線上のアドレス情報は記憶装置76に含
まれるメモリのページングを制御するのに使用され、記
憶アドレス・バス上の情報は特定のページ中の具体的位
置を定義する。データ出力母線から記憶装置76のデータ
・イン（DI）入力側に与えられたデータは、スクラッチ
・パッド・メモリ中に情報を書込むのに使用される。

記憶装置72には、それと連動する制御ロジック78及びデ
ータ・レジスタ80がついている。制御ロジック78は、マ
イクロプロセッサ64から与えられるアドレス母線上の信
号に応答し、記憶装置72の望みの部分をアドレスするた
めに適当な信号を与える。更に、制御ロジック78は、記
憶装置72から伝送されたデータをデータ・レジスタ80中
にラッチするための信号を与える。データレジスタ80
は、マイクロプロセッサ64からデータ出力母線を介して
与えられたデータに応答し、データ・レジスタに記憶さ
れているデータをデータ入力母線を介してマイクロプロ
セッサ64に伝送する。更に、記憶装置72からデータ・レ
ジスタ80へまたその逆の方向にデータを転送することが
できる。

ワイヤ・イメージ記憶装置70は、4Kバイト×８ビットの
メモリであり、選択ロジック82、選択ロジック84及び制
御ロジック86の制御下で、２重2Kバイト×８ビット読取
り書込み記憶ユニットとして機能する。選択ロジック82
は、記憶アドレス母線を介して通信マイクロプロセッサ
64から加えられるアドレス信号及び記憶アドレス母線を
介してヘッド・イメージ生成装置88から加えられるアド
レス信号に応答する。更に選択ロジック82は、ワイヤ・
イメージ記憶装置70の２つの部分のどちらをアドレスす
るために、そこに加えられる２組のアドレス信号のどち
らを選択すべきかを決定する制御ロジック86からの信号
に応答する。ワイヤ・イメージ記憶装置70が２重になっ
ているため、次に印字すべきラインのワイヤ・イメージ
に対応する１つの部分に情報を書込み、同時に、印字中
のラインに対するワイヤ・アクチュエータのファイヤを
制御するため他方の部分からヘッド・イメージ生成装置
88を介して情報を読取ることができる。

ワイヤ・イメージ記憶装置70からのデータ・アウト（D
O）出力が選択ロジック84に与えられるが選択ロジック8
4は選択母線を介してヘッド・イメージ生成装置88から
の信号にも応答し、装置88にデータを与える。制御ロジ
ック86は通信マイクロプロセッサ64から与えられるデー
タ出力母線上のデータ信号及びアドレス母線上のアドレ
ス信号に応答する。

制御マイクロプロセッサ66は、エミッタ、リボン逆転詰
まり、用紙詰まり、ヘッド位置、線形コーダー、用紙位
置コーダーなどのプリンタ感知回路92中の各種センサか
ら入力を受取り、かつマイクロプロセッサ64からの印字
指令、及びヘッド・イメージ生成装置88からのデータを
受取る。制御マイクロプロセッサ66は、プリンタ制御信
号を発生させ、これがリボン駆動装置、印字ヘッド駆動
装置、用紙駆動装置などシステム中の各種モータ及び駆
動装置を制御するため、データ出力母線を介してプリン
タ制御ロジック94のデータイン（DI）入力側に加えられ
る。更に制御マイクロプロセッサ66は、ヘッド・イメー
ジ生成装置88を制御してワイヤを制御する適当なデータ
をアクチュエータに加えさせる。

制御マイクロプロセッサ66は、データ出力母線を介して
データ信号を与え、アドレス母線及び記憶アドレス母線
を介してアドレス信号を与える。更に、制御マイクロプ
ロセッサ66は、記憶母線を介して記憶装置98からの命令
信号を受取り、データ入力母線を介してデータを受取
る。

プリンタ感知回路92及びプリンタ制御ロジック94には、
それに連動する解読ロジック100がついている。ロジッ
ク100はアドレス母線を介してそれに加えられる信号に
に応じて、プリンタ制御ロジック94がデータ出力母線を
介してそのDI入力側に加えられるデータに応答すべきか
どうかを選択し、あるいはプリンタ感知回路92がそのデ
ータアウト（DO）出力側からマイクロプロセッサ66へデ
ータを与えるように選択する。解読ロジック100は、そ
れに加えられるアドレス信号を解読し、適当な信号をプ
リンタ制御ロジック94またはプリンタ感知回路92のEN入
力に与えることにより、プリンタ制御ロジック94または
プリンタ感知回路92の１つを選択する。

ヘッド・ラッチ回路96にもそれに連動する解読ロジック
102がついており、この回路はアドレス母線上のアドレ
ス信号を解読して信号をヘッド・ラッチ回路96のEN入力
側に与えて、それがそのDI入力側でマイクロプロセッサ
66のデータ出力母線からのデータを受取り、あるいはそ
のDO出力側からデータ入力母線を介してマイクロプロセ
ッサ66にデータを与えることができるようにする。

通信マイクロプロセッサ64及び制御マイクロプロセッサ
66は、指令レジスタ104及びステータス・レジスタ106を
介して情報を交換することができる。解読ロジック108
は、指令レジスタ104及びステータス・レジスタ106を制
御して、通信マイクロプロセッサ64から制御マイクロプ
ロセッサ66へのデータ流を同期化させる。入出力スタッ
ク110も、通信マイクロプロセッサ64から制御マイクロ
プロセッサ66へのデータの転送中に中間データを記憶す
るための局部記憶装置として使用することができる。指
令レジスタ104は、マイクロプロセッサ64のデータ出力
母線からデータを受取り、マイクロプロセッサ66のデー
タ入力母線にデータを与える。一方、ステータス、レジ
スタ106は、マイクロプロセッサ66のデータ出力母線か
らデータを受取り、マイクロプロセッサ64のデータ入力
母線に与える。解読ロジック108は、マイクロプロセッ
サ64及び66からのアドレス母線に応答して、ステータ
ス、レジスタ106及び指令レジスタ104に制御信号を与え
る。更にロジック108は、ヘッド・イメージ生成装置88
及び入出力スタック110に制御信号を与える。

プリンタ制御回路62の最後のブロックは、操作盤112で
あり、これは、通信マイクロプロセッサ64のデータ出力
母線及びアドレス母線からの信号に応答し、通信マイク
ロプロセッサ64のデータ入力母線に信号を与える。操作
盤112は、プリンタ操作面（図示しない）上にあるLED表
示灯、リセット回路及びスイッチと連絡する。

ここで第６図を参照すると、ワイヤ・イメージ記憶装置
70、選択ロジック82及び84、制御ロジック86及びヘッド
・イメージ生成装置（HIG）88のより詳細な図が示され
ている。第７図は、第６図の動作を理解するのに役立つ
一連の波形を示したものである。ワイヤ・イメージ記憶
装置70は、７ヘッド印字ブロックについて第Ｉ表のよう
に編成され、４ヘッド印字ブロックについて第II表のよ
うに編成される。この編成をなす個々の表は別に分けて
示す。

ワイヤ・イメージ記憶装置70に情報を書込む前に、どの
部分に書込みどの部分から読取るのかを選択する必要が
ある。制御ロジック86及び選択ロジック82がこの機能を
果す。第６図の制御ロジック86は、通信マイクロプロセ
ッサ64からのアドレス母線に応答する解読ロジック114
を含む。制御ロジック86などの入出力装置を定義するア
ドレスにていて、解読ロジック114は通信マイクロプロ
セッサ64からのアドレス信号を解読して、ANDゲート116
を能動化する信号を発生する。通信マイクロプロセッサ
64が出力命令を実行する時、CMAアウト信号が与えら
れ、マイクロプロセッサ64からのデータをラッチ118中
にクロック・インする。データ出力母線は、ラッチ118
のデータ入力に結合されており、それによって、論理
「１」信号が加えられる場合にはラッチ118をセットし
てバッファ・スイッチ信号が高になるようにする。ラッ
チ118からのバッファ・スイッチ信号は、選択ロジック8
2の一部である2:1選択回路120及び122の制御入力部に与
えられる。選択回路120及び122は、バッファ・スイッチ
信号によって２組の入力のいずれかを出力へゲートする
ようなものである。即ち、ラッチ118からのバッファ・
スイッチ信号の極性が変わると、選択回路120及び122か
らの２つの出力が逆転する。選択回路120及び122の制御
は、また制御ロジック124によって影響されるが、ロジ
ック124は通信マイクロプロセッサ64からの選択パワー
信号及びアドレス高選択信号並びにHIG（ヘッド・イメ
ージ生成装置）SARカウンタ126から加えられるHIG SAR1
1と呼ばれる信号に応答する。これについては後で説明
する。制御ロジック124は、選択回路120及び122にHIG選
択１及びHIG選択２信号を与える。同様にして、CMA（通
信マイクロプロセッサ）選択１及びCAM2信号が、通信マ
イクロプロセッサ64から選択回路120及び122に与えられ
る。後者の２つの信号は、マイクロプロセッサ64の各サ
イクル時間毎に与えられる。

選択回路120及び122からの出力は、1K×８ビットの読取
り書込み記憶エレメントより成る４つのバンクのうち２
つを選択するためにワイヤ・イメージ記憶装置70の４つ
の選択入力部に与えられる。記憶装置の選択されたバン
クのアドレス信号は、通信マイクロプロセッサ64から与
えられる記憶アドレス信号、あるいはHIGSARカウンタ12
6′からそれに与えられる信号に応じて2:1選択回路12
8′によって与えられる。ワイヤ・イメージ記憶装置70
に書込む場合、メモリの特定バイトをアドレスするため
に記憶アドレス信号が与えられ、データ出力母線を介し
て通信マイクロプロセッサ64から与えられたデータがそ
のバイト位置へ書込まれる。ワイヤ・イメージ記憶装置
70のバイトから読取る場合には、そのバイトをアドレス
するためHIG SAR信号が与えられ、そこからデータが読
取られる。

ここで第８図乃至第11図並びに第Ｉ−Ａ表乃至第Ｉ−Ｄ
表を参照して、ワイヤ・イメージ記憶装置70の選択され
た２バイトが充填されるやり方を次に説明する。ワイヤ
・イメージ記憶装置70の選択された2Kバイトの編成は72
バイトからなる25列である。各バイトは「000」から「7
08」の16進数によってアドレスされる。各印字ヘッドが
傾斜ヘッド構造のため、ワイヤ・イメージ記憶装置70の
選択された2Kバイト中にデータを傾斜式に置き、次にヘ
ッド・イメージ生成装置88によって一時に１ビット列の
情報を読取ることが定められている。この配列により、
ハードウェア面でかなりの節約がもたらされる。

次に第８図乃至第11図を参照すると、通信マイクロプロ
セッサ64のワイヤ・イメージをワイヤ・イメージ記憶装
置70中にロードするプログラム部分が示されている。

第８図において、通信マイクロプロセッサ64は、ワイヤ
・イメージ（WI）ルーチンの実行を開始して、適当なワ
イヤ・イメージをワイヤ・イメージ記憶装置70へロード
する。即ち、選択されたワイヤ・イメージ記憶装置のア
ドレス708がクリアされて、テスト・パターンがロード
される（ブロック129）。テスト・パターンは、動作を
チェックするために使用される。次にブロック132に示
すように印字ブロックが７個のヘッドを含むかどうかの
決定が行なわれる。含む場合には、ブロック134は、７
ヘッド・プリンタのパラメータのアドレスがセットアッ
プされていることを示す。ブロック132で７ヘッドでな
いと決定された場合には、ブロック136は４ヘッド・プ
リンタであるかどうかを決定する。４ヘッドでない場合
には、ブロック138に示されるようにエラー条件が存在
する。４ヘッドであると決定されると、ブロック140に
示されるように４ヘッド・プリンタのパラメータのアド
レスがセットアップされる。ブロック134及び140は、ブ
ロック142で合流するが、このブロックでは、特定数の
ヘッドに対する選択されたパラメータが、通信マイクロ
プロセッサ64内のレジスタ及び記憶装置76のスイッチ・
パッド部分に記憶される。これらのパラメータは、列の
長さに関する定数、属性バッファのポインタ、テキスト
・バッファのポインタ、及び他の種々の訂正ファクタ及
びフラグを含んでいる。

通信マイクロプロセッサ64は、記憶装置76またはワイヤ
・イメージ記憶装置70中の特定のメモリ・バイトを定義
する12ビットのアドレスが記憶できる、データ・アドレ
ス・レジスタ（DAR）及び補助データ・アドレス・レジ
スタ（ADAR）を備えている。DARを用いて、通信マイク
ロプロセッサ64の命令により、データを記憶装置76に記
憶させ、あるいはそこからデータを読取ることができ
る。次にブロック144に従って、属性バッファの第１の
バイトが、マイクロプロセッサ64の内蔵レジスタに記憶
され、別の内蔵レジスタからなる属性カウンタがクリア
される。更に、テキスト・バッファ・ポインタが初期設
定される。第１属性バイトは、属性バッファのアドレス
をDAR中に置き、ロード命令を実行することによって属
性バイトを記憶すべきレジスタに記憶される。

次に、ブロック146に従って印字ブロック50が第１のパ
スを実行中であるか否かの決定が行なわれる。第１パス
は、矢印54で示すような印字ブロック50の左から右への
移動であり、上位システム１から送られる制御データに
よって表示される。第１パスが起っている場合には、ブ
ロック148は第２パスのフラグがクリアされることを示
す。第１パスでない場合には、ブロック150が、第２パ
ス・フラグをセットする。どちらの場合にも、ブロック
152は、ワード・カウントが１ずつ増分されることを示
し、その後、第８図の右欄に示すプログラムのWPUTWI部
分へと続く。

プログラムのWPUTWI部分に続き、ブロック154は、ワー
ド・カウントが減分されることを示す。ワード・カウン
トが16回減分される毎に、上位プロセッサ１がインター
フェース制御装置68に信号を与えているか、あるいはそ
こから信号を要求しているかを決定するためのインター
フェース・ルーチンを処理する分岐が起こる。次に、ブ
ロック156は、旧い属性がTAILF内蔵レジスタの最下位ビ
ット位置（ビット０）にシフトされ、記憶されている属
性バイト中にある現在の属性ビットが、レジスタATFLG
のビット０位置に転送されることを示す。旧い属性ビッ
トは、前にレジスタATFLGのビット０位置にあった。次
にブロック158に従って属性カウンタが増分される。属
性カウンタは、ATFLGレジスタの１、２及び３のビット
位置である。マイクロプロセッサ64の各内蔵レジスタ
は、４ビット・レジスタであり、ATFLGレジスタの上か
ら３つのビットが８回増分された後、繰上りインディケ
ータがセットされる。それは属性カウンタから記憶され
たバイト中に含まれる全ての属性ビットが処理されたこ
とを示す。従って、ブロック160は、繰上りインディケ
ータがセットされたかどうかを調べる。セットされてい
れば属性バッファから次の属性バイトが記憶される（ブ
ロック162）。そうでない場合には、ブロック162を飛越
す。

ブロック164では、テキスト・バッファ・ポインタによ
って指定されるテキスト・バッファ位置から１つのアド
レス・バイトが記憶され、テキスト・バッファ・ポイン
タが増分される。テキスト・バッファの構成は、漢字に
ついては２つのアドレス・バイト（16のビット）で特定
の漢字のアドレスを定義し、ANK文字では、ANK文字のア
ドレスを定義するのに１つのバイトだけでよい。ブロッ
ク166では、ATFLGレジスタの０ビット位置が１であるか
どうかの決定が行なわれる。このビットは二進数「１」
の場合、次に定義される文字が漢字であることを示す。
その場合、第９図の左欄に示すWKANWIルーチンへの分岐
が起こる。ATFLGレジスタの０ビット位置が「１」でな
い場合、つまり「０」の場合、ANKルーチンへの分岐が
起こる。ANKルーチンでは、ワイヤ・イメージ記憶装置7
0に、望みのANKルーチンに対するワイヤ・イメージが記
憶される。

次に、第９図を参照する。第８図のブロック166での決
定が、ワイヤ・イメージ記憶装置70に漢字を記憶すべき
ことを示している場合、WKANWIルーチンが実行される。
まず、ブロック168が示すように、ワード・カウントが
減分され、それが16回起こる毎に、インターフェース・
ルーチンを処理する分岐が起こる。次に、ブロック170
に従ってテキスト・バッファ中にある漢字または外字の
アドレス・コードの第２バイトが、マイクロプロセッサ
64の内蔵レジスタに記憶される。次に、ブロック172に
従って、ブロック134または140の結果として記憶された
記憶装置76のアドレスにあるデータがアクセスされ、TA
ILFレジスタがこのデータによって更新される。第２図
に示す７ヘッドの場合には、16進数「Ｃ」（２進数「11
00」）がTAILFレジスタ中に記憶される。TAILFレジスタ
の上位２つのビットは、テール・カウンタであるが、こ
れについては後で詳しく説明する。TAILFレジスタのビ
ット位置値０は、旧い属性ビットであり、TAILFレジス
タのビット位置１は、最終列フラグとして使用される。
次に、ブロック172では、16進数「677」を初期設定され
ていたDARが数「5E8」を含むように上記の「Ｃ」を減算
される。

次に、第Ｉ−Ａ表乃至第Ｉ−Ｄ表を参照して、ワイヤー
・イメージ記憶装置70の編成について説明する。先に述
べたように、ワイヤ・イメージは、各列が１行当り１バ
イトを含む25列×72行のマトリックスで記憶されてい
る。「バイト」と表示した数字は25の各列を示す。各漢
字または外字は20列のドツトからなり、各バイトは８ビ
ツトからなるので、25バイトまたは25列で第Ｉ−Ａ表及
び第Ｉ−Ｂ表の１番上に示した20個の文字が定義され
る。第３図に示されるように漢字または外字の各ワード
は、各々10ビットの２つの文字に分解される。

10列からなるANK文字がワイヤ・イメージ記憶装置70に
記憶されている場合、各文字は１つのANK文字を表わし
第８図第11図について説明する場合と同様のやり方で処
理される。前述したように、文字１及び２はワード１を
定義し、文字３及び４はワード２を定義し、文字５及び
６はワード３を定義し、以下同様にして、文字131及び1
32はワード66を定義する。各文字は、幅10のワイヤ列で
あるため、文字を定義するには１バイトを越えるビット
位置が必要である。即ち、第Ｉ−Ｂ表の右方にある「ビ
ット」の表示は、ある文字の定義に必要なバイトのビッ
トを示している。例えば、第１の文字について上位
（Ｈ）８ビットが定義される。第２のバイトは、第１の
文字の下位（Ｌ）２ビツト及び次の文字の上位（Ｈ）６
ビットを定義する。第３バイトは、第２の文字の下位
（Ｌ）４ビット及び第３の文字の上位４ビットを定義
し、第４バイトは第３の文字の下位６ビツト及び第４の
文字の上位２ビットを定義する。最後に、第５バイトは
第４の文字の下位８ビットを定義する。こうして４つの
文字乃至２つのワードを定義するのに５バイトを要す
る。

第Ｉ−Ａ表及び第Ｉ−Ｃ表の左の部分を参照する。マト
リックスの各行はワイヤを定義する。即ち９行で各々の
ヘッドを定義する。つまり、ヘッド１〜７は最初の63行
によって定義される。132文字乃至66ワードのラインを
印字する必要があり、印字ブロツク50が50A′によって
定義される拡張位置に移動しなければならなくなるよう
な状況の下では、第64行〜第72行が拡張位置でのヘッド
７の操作を定義する。「ワイヤ」と表示された列は、そ
のヘッドの特定の行にどのワイヤが関係するかを示す。
即ち、第１行はワイヤ１に対応し、第２行はワイヤ６に
対応し、第３行はワイヤ２に対応し、以下同様である。
これらのワイヤは、第２図及び第４図に示されるように
左から右の順になっていることを指摘しておく。スライ
ス（１）及びスライス（２）と表示される２つの列は、
漢字または外字の定義を含む記憶装置72からのスライス
番号を含む。第３図に示されるワードにおいて、スライ
ス１は第１行、スライス２は第２行、スライス３は第３
行、以下同様に最終行はスライス18となる。各スライス
は、18ビットを含み、これはうまく２つのバイト及び２
つのパリティ・ビットを有するメモリ中に記憶すること
ができる。メモリの編成は、単一アドレスで18ビットの
外字または漢字ワードのスライスを定義するようになっ
ている。各漢字または外字は印字するために最大限18列
の情報及び、各ワードを分離する少なくとも２列を必要
とする。記憶装置72が最後の２つの分離列に関する情報
を含む必要はなく、この情報をワイヤ・イメージ記憶装
置70中に入れることができる。

再び第９図を参照する。ブロック172で、TAILFレジスタ
にある更新データがDARの初期データから差引かれる
と、DARに「5E8」の数値が残る。第Ｉ−Ｂ表から、位置
5E8には文字１の下位２ビット及び文字２の上位６ビッ
トを記憶すべきことがわかる。即ち、DARは、ワイヤ・
イメージ記憶装置70へ情報を記憶する場合、特定のアド
レスを指すポインタとして使用される。文字２の残りの
下位４ビットはテール（TAIL）と呼ばれ、一時的にテー
ル表に記憶される。文字３及び４がワイヤ・イメージ記
憶装置70に記憶される場合、これらの４ビットは位置
「630」に記憶される。

更新データが差引かれた後、ブロック174において、DAR
が「０」に達したかどうかの決定が行なわれる。「０」
に達した場合、これはそれが列１の左方を指示し、別の
位置を指示するように訂正しなければならないことを意
味する。ブロック176は、最終列フラグがそのときセッ
トされることを示し、ブロック178は、定数UFCがそのと
きDARに加えられることを示す。第Ｉ−Ａ表乃至第Ｉ−
Ｄ表の場合、UFC定数は「6FF」であり、第II−Ａ表乃至
第II−Ｄ表の場合、UFC定数は「7B3」である。

次に、ブロック180に従って、テールが４ビットである
か、及び最終列フラグがセットされているかの決定が行
なわれる。その決定がイエスの場合、1COL定数がDARか
ら差し引かれる。第Ｉ−Ａ表乃至第Ｉ−Ｄ表の場合、こ
の定数は「048」であり、第II−Ａ表乃至第II−Ｄ表の
場合、この定数は「02D」である。この定数は、第Ｉ−
Ａ表乃至第Ｉ−Ｄ表または第II−Ａ表乃至第II−Ｄ表の
メモリ・マップ中に含まれる行数に等しい。ブロック18
0での決定が否の場合、ブロック182を飛越し、ブロック
184でTAILFレジスタが定数UFTLだけ増分される。７ヘッ
ドの場合、UFTL定数は「０」であり、４ヘッドの場合、
UFTL定数は「Ｃ」である。

ブロック174で、下位桁あふれが示されなかった場合、
ブロック176、178、180、182及び184を飛越す。ブロッ
ク186では、第１のスライス・フラグがセットされる。
次に、ブロック188で漢字が印字されているかどうかの
決定が行なわれる。これは、テキスト・バッファから読
取られるアドレスの上位４ビットを調べることによって
行なうことができる。この４ビットが４または５である
場合、漢字が印字中である。漢字が印字されている場
合、ブロック190で、SLNUM及びSOVFLレジスタがクリア
され、テキスト・バッファから得られた漢字アドレスの
第１バイトが制御ロジック78に送られ、スライス・ポイ
ンタ・レジスタ中にラッチされる。更に、第２パスが起
っているSLP3レジスタに「１」が加えられる。SLP0,SLP
1及びSLP2の各レジスタは12ビットより成るアドレスを
含む。このアドレスによって、１つの漢字を定義する18
のスライスを記憶したメモリ・ブロックをアクセスでき
る。SLP3レジスタは、特定のスライスを指すポインタと
して使用される。ここで説明する特定の実施例では、実
際には２つのメモリ・ブロックが１つの漢字を定義す
る。１〜15の最初の15スライスは、１ブロック中で定義
され、最後の３つのスライス即ちスライス16、17及び18
は、第２ブロック中で定義される。SLP1レジスタの上位
２ビットは、ゼロアウトされ、第２ブロックを定義する
ためSLP3レジスタの上位２ビットに転送される。次に第
２ブロックのどの特定スライスが関連しているかを定義
するためにSLP3レジスタの下位２ビットが増分される。

ブロック188で、外字を印字すべきであると決定された
場合、ブロック192で外字アドレスがスライス・ポイン
タ・レジスタSLP0,SLP1,SLP2,及びSLP3中に記憶され
る。更に「１」がSLNUMレジスタに記憶され、SLP3レジ
スタへ「１」を加えることにより、第２パスに対して調
節される。次いで記憶装置72が起動化され、その読取り
書込み部分から外字情報を読取ることができるようにな
る。ブロック190または192のいずれが実行されても、第
10図に示すルーチンWKLOOP1へと続く。

次に、第10A図及び第10B図を参照して、WKLOOP1ルーチ
ンを説明する。このルーチンは、データ・レジスタ80中
に記憶装置72から１つの情報スライスをラッチし、次の
スライスの指すスライス・ポインタSLP0,1,2及び３をセ
ットするのに使用される。データのスライスが記憶装置
72から読取られると、それはデータ・レジスタ80（第５
図）に保持され、次に第11図に示すWK60ルーチンがその
データを取出してワイヤ・イメージ記憶装置70に記憶す
る。第10図に示すWKLOOP1ルーチンでは、いくつかの異
なる事象が発生する。第１に、外字を印字する場合、１
組の事象が起こる。漢字を印字する場合、どのワイヤが
動作中であるかの決定を行なわねばならない。更に第１
パスの場合、動作中のワイヤが９または５であるか、ま
た第２パスの場合、動作中のワイヤが8,4,9または５で
あれば、漢字スライスを含む読取り専用メモリの構造に
基因して、特にスライス16,17及び18を含む第２ブロッ
クについて特別の動作を行なわなければならない。

WKLOOP1ルーチンは、ブロック174から始まる。そのブロ
ックでは、SLNUMレジスタが０であるかどうかの決定が
行なわれる。SLNUMレジスタが０でなく、外字を印字す
べきことを示す場合、ブロック196で、SLP0〜SLP3レジ
スタ中のアドレスによってアドレスされた１つの外字ス
ライスが記憶装置72の読取り書込み記憶装置部分から読
取られ、データ・レジスタ80中にラッチされる。次に、
ブロック198は、SLNUMレジスタが１だけ増分することを
示す。ブロック200では、SLNUMレジスタのビット位置０
がセットされているかどうかの決定がなされる。セット
されている場合（奇数番号スライス）、ブロック202で
は、16進数「８」がスライス・ポインタ・レジスタ（SL
P）に記憶されている値から差引かれる。次いで、第11B
図のWK60ルーチンへと続く。ブロック200は、SLNUMレジ
スタのビット位置０が偶数スライスを示す場合であり、
数値「Ａ」がスライス・ポインタ・レジスタに加えら
れ、同じくWK60ルーチンへと続く。

ブロック174で、SLNUMレジスタがゼロであると決定され
た場合（漢字が印字される）、ブロック206へと続き、
そこで走査あふれフラグまたは最終スライス・フラグが
セットされているかどうかの決定が行なわれる。走査あ
ふれフラグがセットされるのは、第１パス中にワイヤ４
に対する行が充填中である時か、あるいは第２パス中に
ワイヤ３に対する行が充填中である時である。最終スラ
イス・フラグは、ワイヤ９に対するデータがデータ・レ
ジスタ80中にラッチされた後にセットされる。ブロック
206で否と示された場合、ブロック208に従ってSLP2及び
SLP3レジスタ中のアドレス情報がアドレス母線を介して
制御ロジック78に与えられる。第９図のブロック190
で、漢字アドレスの第１バイトが与えられた。従って、
SLP2及びSLP3レジスタ中のデータがアドレスの第２バイ
トとなる。制御ロジック78は記憶装置72中の情報をアク
セスし、読取られたデータはデータ・レジスタ80中にラ
ッチされる。次にブロック210に従って、SLP3レジスタ
の最上位ビット即ちビット３がセットされているかどう
かの決定が行なわれる。セットされている場合（ワイヤ
6,7及び８が充填中）、ブロック212に従って16進数
「８」がSLP3レジスタから差引かれ、WK60ルーチンへと
続く。ブロック210でSLP3レジスタのビット３がセット
されていない場合（ワイヤ1,2,3の１つが充填中、更に
第１パスの場合にはワイヤ1,2,3,4の１つが充填中）、
ブロック214に従って16進数「Ａ」がSLP3レジスタに加
えられる。次にブロック216に従って、繰上りインデイ
ケータがセットされたかどうかの決定が行なわれる。セ
ットされている場合には、走査あふれフラグがセットさ
れる。繰上りが起こらない場合、あるいは走査あふれフ
ラグがセットされた後、第11B図のWK60ルーチンへと続
く。

ブロック206で、走査あふれフラグまたは最終スライス
・フラグの１つがセットされている場合（第１パスの場
合はワイヤ５及び９に対するデータ、第２パスの場合は
ワイヤ8,4,9及び５に対するデータをワイヤ・イメージ
記憶装置70に書込むべき場合）、ブロック220は、スラ
イス・ポインタ・レジスタSLP0及びSLP1中に記憶されて
いるデータが内蔵レジスタR0及びR1に転送されることを
示す。次にブロック222で最終スライス・フラグがセッ
トされているかどうかの決定が行なわれる。セットされ
ていない場合（走査あふれフラグがセットされている場
合）、ブロック224で第１パスが起っているか否かが示
される。それが第１パスである場合、ワイヤ９の情報を
充填すべきであり、ブロック226でSLP0、１、２及びも
う１つのSLP1レジスタ中のアドレス情報がアドレス母線
を介して制御ロジック78に送られる。この場合、第１の
SPL1レジスタのビット位置２及び３が「00」にセットさ
れ、第２のSLP1のビット位置０及び１が「01」にセット
される。即ちXXXX−00XX−XXXX−XX01の形の信号がスラ
イス17を記憶装置72からアドレスすべきことを示すため
に送られる。スライス17は記憶装置の第２部分にある。
次に、ブロック228に従って、16進数「９」がSLP3レジ
スタに記憶され、制御ロジック78によってアドレスされ
たデータがデータ・レジスタ80中にラッチされる。最後
に最終スライス・フラグがセットされる。

ブロック224で第１パスでないと決定された場合（即ち
第２パス）、ブロック230でワイヤ９に対するスライス
が処理中であるか否かが決定される。処理中の場合、ブ
ロック231で、SLP0、SLP1、SLP2及びもう１つのSLP1の
情報が記憶装置72の読取り専用部分をアドレスするため
アドレス母線を介して制御ロジック78に送られる。この
場合、第１のSLP1のビット位置２及び、３は「00」にセ
ットされ、第２のSLP1のビット位置０及び１は、「10」
にセットされる。これは記憶装置72の読み取り専用部分
に記憶されているスライス18をアドレスする。次にブロ
ック232に従って、16進数「Ａ」がSLP3レジスタ中に記
憶され、記憶装置72から読み取られたデータがデータ・
レジスタ80中にラッチされ、最終スライス・フラグがセ
ットされる。

ブロック230で、ワイヤ９に対するスライスが処理中で
はないことが示された場合、ワイヤ４または８に対する
スライスを処理すべきである。この場合、ブロック234
で、ワイヤ４またはワイヤ８のスライスを処理すべき決
定が行なわれる。ワイヤ４のスライスが処理中の場合、
ブロック236で、SLP0レジスタからSLP3レジスタまでの
アドレス情報がアドレス母線を経て送り出され、ワイヤ
９フラグがセットされる。このフラグはルーチンWKLOOP
1の次の実行の際にブロック230で検出される。最後に、
データがデータ・レジスタ80中にラッチされる。その
後、第11B図のルーチンWK60へと続く。

ブロック234で、ワイヤ８のスライスが処理中と決定さ
れた場合、ブロック238でSLP0,SLP1、SLP2及び第２のSL
P1レジスタのアドレスがアドレス母線を経て制御ロジッ
ク78に送られる。この場合、第１のSLP1レジスタのビッ
ト位置２及び３が「00」にセットされ、第２のSLP1レジ
スタのビット位置０及び１が「00」にセットされ、それ
によってスライス16を定義する。次に、ブロック240に
従って、SLP3レジスタが「８」にセットされ、データが
記憶装置72からデータ・レジスタ80中にラッチされ、ワ
イヤ４フラグがセットされる。このフラグはWKLOOP1ル
ーチンの次の実行の際にブロック234で検出される。

次に第11A図乃至第11D図を参照してWK60ルーチンを説明
する。このルーチンでは、データ・レジスタ80中のデー
タがワイヤ・イメージ記憶装置70あるいは記憶装置76の
テール表中に記憶される。更に、先にテール表に記憶さ
れた情報が、ワイヤ・イメージ記憶装置70に記憶され
る。WK60ルーチンの実行される部分は、テールの長さに
依存する。７ヘッド・プリンタの場合は、第Ｉ−Ａ表乃
至第Ｉ−Ｄ表のメモリ・マップが構成され、０ビットま
たは４ビットのテールが生じる。第１の漢字ワードつま
り文字１及び２を参照すると、文字１の上位８ビットは
位置「5A0」に記憶され、文字１の下位２ビット及び文
字２の上位６ビットは位置「5E8」に記憶されているこ
とが分かる。

文字２の下位４ビットは記憶装置76に含まれるテール表
に記憶される。文字３及び４をWK60ルーチンの実行の際
に記憶すべき場合、テール表に含まれる情報（文字２の
下位４ビット）が位置「630」の上位４ビットへ記憶さ
れる。次に文字３の上位４ビットが位置「630」の下位
４ビットへ記憶される。次いで文字３の下位６ビットが
位置「678」の上位６ビットへ記憶され、文字20の上位
４ビットが位置「678」の上位６ビットへ記憶され、文
字20の上位２ビットが位置「678」の下位２ビットへ記
憶される。最後に文字４の下位８ビットが位置「6C0」
に記憶される。即ち、文字１が記憶される前には、ゼロ
・ビット・テールがあり、文字３が記憶される前には、
文字２の４ビット・テールがあるということができる。
文字２の下位４ビットは、ワイヤ・イメージ記憶装置70
にまだ記憶されていないからである。

後で第II−Ａ表乃至第II−Ｄ表についてみるように、２
ビット及び６ビットのテールも可能である。更に、ANK
文字の場合、10ビットだけからなっているので、０、
２、４または６ビットのテールが可能である。

次に第11A図乃至第11D図のWK60ルーチンを参照すると、
まずブロック242で、旧テールが６であるかどうかの決
定が行なわれる。６でない場合、ブロック244で、旧テ
ールが４であるかどうかの決定が行なわれる。４でない
場合、ブロック246で、旧テールが２であるかどうかの
決定が行なわれる。旧テールが２でない場合、テールは
０でなければならず、ブロック248で通信マイクロプロ
セッサ64がデータ・レジスタ80に記憶されているデータ
・ビット17及び18を受け取ってその内蔵レジスタR4の上
位２ビット位置に記憶する。次に、レジスタR4の下位２
ビット位置がクリアされる。次にブロック250に従っ
て、最終列フラグがセットされていれば、それをクリア
するためにWLASTCOLルーチンが呼出され、新しいテール
がテール表に記憶される。更に、最終列に関する処理が
なされる。WLASTCOLルーチンは、第９図に示してあり、
後で考察する。新しいテールは、レジスタR4に記憶され
たデータであり、データ・レジスタ80のデータ・ビット
17及び18がレジスタR4の上位２ビット位置にあり、下位
２ビット位置は「０」となっている。これらの下位２ビ
ット位置は、文字を分離する列19及び20を表わすもの
で、空白にされている。

次に、ブロック252に従って、データ・ビット９〜16が
ワイヤ・イメージ記憶装置70の、DAR中で定義されるア
ドレスに記憶される。ブロック252及び他のブロックの
＠は、データがワイヤ・イメージ記憶装置70中の、DAR
中のアドレスに記憶されることを示す。WK60ルーチン中
で新しいラインに対して初めて使用されるアドレスは5E
8であり、データ・ビット９〜16はワイヤ・イメージ記
憶装置（WI）70の位置「5E8」に記憶される。ビット９
〜16は、文字１の下位２ビットプラス文字２の上位６ビ
ットを表わす。次に、定数1COLがDARから差引かれる。
第Ｉ−Ａ表乃至第Ｉ−Ｄ表の場合にはこの定数は16進数
の「048」であり、DARは次に記憶装置70のアドレス「5A
0」を含む。次にデータ・ビット１〜８がそのアドレス
に記憶される。即ち、ビット１〜16は、記憶装置70のア
ドレス「5A0」及び「5E8」に記憶され、データ・ビット
17、18並びに列19及び20に対する２つの０がテール表に
記憶される。最後に、DARに「１」が加えられ第１スラ
イス・フラグがクリアされる。

次にブロック254では、外字の記憶が完了しているかど
うかの決定が行なわれる。これは、SLNUMレジスタをテ
ストして、それが16進数「Ａ」であるかどうか、即ち先
の９つの外字スライスがワイヤ・イメージ記憶装置70中
に記憶されているかどうかを決定することによって行な
われる。ブロック254で、外字の記憶が完了していると
決定された場合、第８図に示すWPUTWIルーチンに戻る分
岐が起こり、記憶装置72中の新しい文字に対するアドレ
スがテキスト・バッファから得られる。

外字の処理中ではないと決定された場合（即ち漢字が印
字中である場合、並びに全ての外字スライスが完全には
記憶されていない場合）、ブロック256で、最終スライ
ス・フラグがセットされているかどうかの決定が行なわ
れる。セットされている場合は、ブロック258で、走査
あふれフラグがセットされているかどうかの決定が行な
われる。走査あふれフラグがセットされておらず、最終
スライス・フラグがセットされている場合、第８図のWP
UTWIルーチンに戻る分岐が起こり、新しい文字に対する
アドレスがテキスト・バッファから得られる。最終スラ
イス・フラグがセットされていない場合、あるいは最終
スライス・フラグ及び走査あふれフラグが共にセットさ
れている場合、ブロック260で、TAILFレジスタが16進数
「８」だけ増分され、更に第Ｉ−Ａ表乃至第Ｉ−Ｄ表の
場合は、1COL定数がDARから差引かれる。TAILFレジスタ
の上位２ビットは、テール・カウンタでり、従ってTAIL
Fレジスタを「８」だけ増分することによって、″４″
のテールがテール表中で示される。

前述したように、ブロック252で、データ・ビット１〜
８がワイヤ・イメージ記憶装置（WI）70に記憶された後
にDARが「１」だけ増分された。即ち、DARを「048」の1
COL定数だけ減分すると、DARは「559」のアドレスを含
む。これは第Ｉ−Ｂ図において、ワイヤ６についてバイ
ト20の列の第２行目を指示する。次に、ブロック262
で、DARが「000」以下になったかどうかの決定が行なわ
れる。これは下位桁あふれと呼ばれ、DARが先にバイト
１の列を指示していた場合にのみ起こる。下位桁あふれ
がない場合は、第10A図及び第10B図のWKLOOP1ルーチン
に戻り、次のデータ・スライスがワイヤ・イメージ記憶
装置70中に置かれる。

下位桁あふれが起った場合、ブロック264に従って、最
終列フラグがセットされTAILFレジスタが定数「UFTL」
だけ増分される。第Ｉ−Ａ表乃至第Ｉ−Ｄ表に示すメモ
リ編成をもつ７ヘッド・プリンタでは、UFTL定数は
「０」である。第II−Ａ表乃至第II−Ｄ表に示すメモリ
編成をもつ４ヘッド・プリンタでは、UFTL定数は「Ｃ」
である。更に、DARはUFC定数だけ増分される。７ヘッド
・プリンタでは、UFC定数は「6FF」であり、４ヘッド・
プリンタでは、「7B3」である。UFC定数は、第Ｉ−Ａ表
乃至第Ｉ−Ｄ表の場合、DARに含まれるワイヤ・イメー
ジ記憶装置ポインタ・アドレスを右方向へ23列また上方
へ９行移動させるために使用される。その後、WKLOOP1
ルーチンへ戻り、次のスライスが取出されてワイヤ・イ
メージ記憶装置70に記憶される。

ブロック246で、「２」の旧テールが存在することが決
定された場合、ブロック266に従って旧テールがテール
表から検索され、内蔵レジスタR6の上位２ビットに記憶
される。次に新しいデータ・ビット17及び18がレジスタ
R4の上位２ビット位置に記憶され、データ・ビット９〜
16がレジスタR2及びR3に記憶され、データ・ビット１〜
８がレジスタR0及びR1に記憶される。次に、ブロック26
8で、レジスタR0、R1、R2、R3及びR4中のデータが右へ
２位置だけ桁送りされ、レジスタR6中の下位２ビットが
クリアされる。その後、レジスタR6がレジスタR0に加算
される。従って、レジスタR0の上位２ビットは旧テール
・ビットを含み、レジスタR0の下位２ビットは新しいデ
ータ・ビット１〜２を含む。次に、ブロック270に従っ
て、WLASTCOLルーチンが呼出され、必要ならば最終列フ
ラグがクリアされる。このときレジスタR4中に記憶され
ているビット15〜８の新しいテールがテール表に記憶さ
れ、最終列の処理がなされる。

次に、ブロック272に従って、内蔵レジスタR2及びR3に
記憶されているデータ、即ちデータ・ビット７〜14が、
DARによって指示されるワイヤ・イメージ記憶装置70中
のアドレスに記憶される。次にDARは、1COL定数だけ減
分され、内蔵レジスタR0及びR1に記憶されているデー
タ、即ちビット１〜６プラス２つの旧テール・ビットが
ワイヤ・イメージ記憶装置70に記憶される。その後DAR
が１だけ増分され、ブロック274へと続く。

ブロック274で、第１スライス・フラグがセットされて
いれば、それがクリアされ、次にブロック276で、外字
が処理されているかどうかの決定が行なわれる。外字が
処理されている場合、WPUTWIルーチンへの分岐が起こ
る。そうでない場合、ブロック278への分岐が起こる。
そこでは最終スライス・フラグがセットされているかど
うかの決定が行なわれる。フラグがセットされている場
合、ブロック280で、走査あふれフラグがセットされて
いるかどうかの決定が行なわれる。最終スライス・フラ
グがセットされ、走査あふれフラグがセットされていな
い場合、WPUTWIルーチンへの分岐が起こる。最終スライ
ス・フラグがセットされていないか、走査あふれがセッ
トされている場合は、ブロック282へと続き、そこでTAI
LFレジスタが「８」だけ増分され、DARから1COL定数が
差引かれて、WKLOOP1ルーチンへど続く。ブロック276、
278、280及び282は、先に更に詳しく考察したブロック2
54、256、258及び260と同様なものである。

ブロック244で、旧テールが４であると決定された場合
は、ブロック284へと続く。そこで最終列フラグがクリ
アされ、４ビットの旧テールがレジスタR6に記憶され
る。次に、データ・ビット17及び18がデータ・レジスタ
80からレジスタR2の上位２ビット位置に記憶され、レジ
スタR2の下位２ビット位置がクリアされる。次にデータ
・ビット９〜16がデータ・レジスタ80からレジスタR0及
びR1に記憶される。次にブロック・286に従って、レジ
スタR1及びR2中のデータ・ビットがワイヤ・イメージに
記憶装置70（WI）中に記憶される。このデータ・ビット
は、ビット13〜18、プラス列19及び20を表わす２つの空
白ビットに対応するものである。その後、DARが1COL定
数だけ減分され、ビット９〜12に対応するレジスタR0中
の情報がレジスタR2に転送され、データ・ビット１〜８
がレジスタR0及びR1に記憶される。次に、レジスタR1及
びR2中の情報がワイヤ・イメージ記憶装置70に記憶され
る。この情報は、ビット５〜12に対応するものである。
その後、DARが1COL定数だけ減分され、レジスタR6中の
４つのテール・ビット及びレジスタR0中のビット１〜４
がワイヤ・イメージ記憶装置70に記憶され、DARが１だ
け増分される。その後ブロック274へと続き、そこから
次のスライスを処理するためにWKLOOP1ルーチンに戻る
分岐または次の文字を処理するためにWPUTWIルーチンに
戻る分岐が生じる。

ブロック242で、旧テールが６である、即ちTAILFレジス
タの上位２ビット位置が「11」であると決定された場
合、ブロック288で、最終列フラグがクリアされ、旧テ
ールがテール表から検索されてレジスタR6及びR7に記憶
される。その後、データ・ビット１〜８がレジスタR2及
びR3に記憶され、データ・ビット９〜16がレジスタR4及
びR5に記憶され、データ・ビット17及び18がレジスタR0
に記憶される。次にブロック290に従って、レジスタR
2、R3、R4、R5及びR0が右へ２位置だけシフトされ、レ
ジスタR7のビット位置０及び１がクリアされる。次にレ
ジスタR7がレジスタR2に加算され、結果がレジスタR2に
記憶される。即ち、レジスタR2は旧テールのビット５及
び６プラス新しいデータのビット１及び２を含み、レジ
スタR3〜R5は新データのビット３〜14を含み、レジスタ
R0は新データのビット15〜18を含み、レジスタR6は旧テ
ールのビット１〜４を含む。

次に、ブロック292に従ってレジスタR5及びR0中に記憶
されているデータ・ビット11〜18がワイヤ・イメージ記
憶装置70に記憶され、DARが1COL定数だけ減分される。
次にブロック294で、DARを減分した結果、下位桁あふれ
が生じたかどうかの決定が行なわれる。下位桁あふれ
は、記憶されたばかりの情報がバイト列１中にある場合
にのみ起こる。下位桁あふれが起こらない場合、ブロッ
ク310で、レジスタR3及びR4の内容（データ・ビット３
〜10）がワイヤ・イメージ記憶装置70に記憶され、DAR
から1COL定数が差引かれ、レジスタR6及びR2の内容（旧
テール・ビット１〜６並びにデータ・ビット１〜２）が
ワイヤ・イメージ記憶装置70に記憶され、最後にDARが
１だけ増分される。次にブロック274へと続く。

ブロック294で下位桁あふれが起こる場合、ブロック296
に従って、DARがUFC定数だけ増分され、レジスタR1がク
リアされる。更に、TAILFレジスタがUFTL定数だけ増分
されるが、この定数は７ヘッド・プリンタでは「０」、
４ヘッド・プリンタでは「Ｃ」である。

次に、ブロック298に従って、最終列即ち第Ｉ−Ｂ表及
び第Ｉ−Ｄ表では、バイト列25、また第II−Ｂ表及び第
II−Ｄ表ではバイト列44に２個のビットが記憶されてい
るかどうかの決定が行なわれる。記憶されている場合に
は、ブロック300に従って、レジスタR4、R3及びR2中の
情報が左へ２位置だけシフトされ、ワイヤ・イメージ記
憶装置70のビット９及び10に対応するレジスタR4及びR1
中の情報が最終バイト列に記憶される。その後、DARが1
COL定数だけ減分され、ワイヤ・イメージ記憶装置70に
おいてビット１〜８に対応するレジスタR2及びR3中に含
まれる情報が最後から２番目のバイト列に記憶される。
最後に、DARが１だけ増分され、ブロック274へと続き、
その後、WKLOOP1またはWPUTWIルーチンへの分岐が生じ
る。

ブロック298で、最終バイト列中に２個のビットがない
と決定された場合、ブロック302に従って最終バイト列
中に４個のビットがあるかどうかの決定が行なわれる。
４個のビットが含まれている場合、ブロック304で、R4
及びR1レジスタ中の情報がワイヤ・イメージ記憶装置70
の最終列に記憶され、DARが1COL定数だけ減分され、レ
ジスタR2及びR3中に記憶されている情報がワイヤ・イメ
ージ記憶装置70の最後から２番目のバイト列に記憶され
る。最後に、DARが１だけ増分され、ブロック274へと続
く。

ブロック302で、最終列が４個のビットを含まないと決
定された場合、ブロック306で、最終列が６個のビット
を含んでいるかどうかの決定が行なわれる。６個のビッ
トが含まれている場合、ブロック308で、レジスタR4、R
3及びR2の内容が左に２位置だけシフトされ、それによ
ってテールの上位２ビットが失われる。その後、ブロッ
ク310で、レジスタR3及びR4中のデータがワイヤ・イメ
ージ記憶装置70の最終列に記憶され、DARが定数1COLだ
け減分され、レジスタR6及びR2中に記憶されている情報
（テール及びデータ・ビット１〜２）がワイヤ・イメー
ジ記憶装置70の最後から２番目の列に記憶され、最後に
DARが１だけ増分される。

ブロック306で、最終列が６個のビットを含まないと決
定された場合、それは８個のビットを含み、ブロック31
0への分岐が起こる。ブロック302で、最終列に４個のビ
ットが含まれていると決定された場合、ブロック304へ
進み、レジスタR4及びR1の内容が記憶装置70のビット位
置７〜11へ送られ、DARが1COLだけ減分される。次いで
レジスタR2、R3の内容が記憶装置70のビット位置１〜６
へ送られ、DARが１だけ増分される。

再び第９図を参照して、WLASTCOLルーチンを説明する。
先ず、ブロック312で最終列フラグがセットされている
かどうかの決定が行なわれる。セットされていない場
合、ブロック314で、次の文字が漢字であるかどうかの
決定が行なわれる。漢字である場合、ブロック316で、
レジスタR5がクリアされ、新しいテールが記憶装置76に
含まれるテール表に記憶される。テール表は、９バイト
の情報であり、特定の行（即ちワイヤ）に関連するバイ
トを指定するためにポインタが使用される。ポインタは
特定ヘッドの処理されている行に従ってバイトを指定す
る。即ち、ヘッド１のワイヤ１が処理されている場合、
ポインタはテール表の第１バイトを指定する。ワイヤ６
が処理されていれば、ポインタはテール表の第２バイト
を指定し、以下同様である。ブロック316が実行された
後、主プログラムへ戻る。

ブロック314で漢字が印字されていないと決定された場
合、ブロック318に従って、第１スライスが記憶されて
いるかどうかの決定が行なわれる。第１スライスでない
場合、ブロック316を実行する。しかし、第一スライス
が記憶されている場合は、ブロック320に従って、レジ
スタR5がクリアされ、テール表がクリアされ、DARが1CO
L定数だけ増分される。その後、ブロック322へと続き、
そこで新テールがワイヤ・イメージ記憶装置70に記憶さ
れ、DARが1COL定数だけ減分され、呼出しプログラムに
戻る。

ブロック312で、最終列フラグがセットされていると決
定された場合、ブロック326に従って、最終列フラグが
クリアされ、レジスタR4がクリアされ、テール表がクリ
アされる。その後、新テールをワイヤ・イメージ記憶装
置70に記憶することによってブロック322へと続き、DAR
が1COL定数だけ減分され、呼出しプログラムに戻る。

流れ図について説明したので、特定の動作が理解できる
ように、ワイヤ・イメージ記憶装置に文字を記憶させる
例を２、３示す。まず第Ｉ−Ａ表乃至第Ｉ−Ｄ表に示す
７ヘッド構成を参照して説明する。記憶すべき最初の文
字のアドレスが、ブロック164及び170でテキスト・バッ
ファから読取られてSLPレジスタに記憶され、DARがブロ
ック172で「5E8」の値にセットされる。次に、第１スラ
イス・フラグがブロック186でセットされ、第10A図のWK
LOOP1ルーチンへの分岐が起こる。その後、ブロック208
に続いて、記憶装置72からスライス１をアドレスするた
めにアドレス情報が送られ、ワイヤ１が動作中なので、
16進数「Ａ」がSLP3レジスタに加えられる。繰上りイン
ディケータはセットされないため、第11B図のWK60ルー
チンへ分岐が起こる。

ブロック242、244及び246で旧テールは０であると決定
され、ブロック248、250及び252が実行されて文字17及
び18が位置「5A0」及び「5E8」に記憶される。更に４ビ
ット・テールが第９図のWLASTCOLルーチンによってテー
ル表に記憶されるが、このルーチンはブロック250で呼
出される。ブロック252で第１スライスがワイヤ・イメ
ージ記憶装置70に記憶される時、ビット９〜16が記憶さ
れた後、DARは1COL定数だけ減分され、ビット１〜８が
記憶された後、「１」だけ増分される。その後、ブロッ
ク260で、DARが1COL定数だけ減分され、位置「559」を
指示する。次に、第１パス上のワイヤ６に対応するスラ
イス11を処理するためWKLOOP1ルーチンに戻る。そのブ
ロック208で、スライス11のアドレスがアドレス母線を
経て、制御ロジック78に送られて、スライス11をデータ
・レジスタ80中にラッチする。この時点でSLP3のビット
位置３が「１」となり、こうしてブロック212に従っ
て、SLP3から「８」が差引かれて「３」になる。

次に、WK60ルーチンへと続く。ブロック244では、前に
ブロック260を実行した時TAILFレジスタが「８」だけ増
分されたため、テールが「４」であると決定される。従
ってブロック284及びブロック286が実行される。即ちデ
ータ・ビット13〜18並びに２つの０を表わす列19及び20
が位置「559」に記憶され、DARが1COL定数「048」だけ
減分され、データ・ビット５〜12が位置「511」に記憶
され、第１ワードに対してはゼロである旧テール・ビッ
ト１〜４が位置「4C9」に記憶される。その後、DARが
「１」だけ増分され、ブロック282で再び減分されて位
置「482」を指示するようになる。また、TAILFレジスタ
は「８」だけ増分されて、その上位２ビットがゼロ・テ
ールを示す「00」となる。WKLOOP1に戻ると、文字１及
び２の次のスライス（スライス３）が位置「43A」及び
「482」に記憶される。スライス13、５、15及び７をワ
イヤ・イメージ記憶装置に記憶させるため、この同じ手
順が続けられる。スライス７が位置「16E」及び「1B6」
に記憶される間（ブロック214でSLP3の値に「Ａ」が加
えられる）、あふれが生じ繰上りインディケータがセッ
トされる。こうして、ブロック218で、走査あふれフラ
グがセットされ、WK60ルーチンへと続く。そこで、文字
が位置「16E」及び「1B6」に記憶され、DARが減分され
て位置「127」を指示するようになり、WKLOOP1ルーチン
に戻る。

ここで、ブロック206でのテストは、走査あふれフラグ
がセットされていることを示す。従ってスライス17を読
取るために新しいアドレスを記憶装置72に送らねばなら
ない。最終スライス・フラグがセットされておらず、第
１パスが実行されているので、ブロック226へ続き、ス
ライス17がアクセスされる。次いで９がSLP3レジスタへ
記憶される。またブロック228に従って最終スライス・
フラグがセットされて、次のスライスが漢字ワードを形
成する２文字の最終スライスであることを指示するよう
になる。その後、WK60ルーチンに従って、先に説明した
ように位置「097」、「0DF」及び「127」に情報が記憶
され、DARが増分されて位置「050」を指示するようにな
り、WKLOOP1ルーチンに戻る。

ここで、ブロック206及び222で、最終スライス・フラグ
がセットされて、望みの文字に対して記憶装置72からス
ライス９を読取るため、新しいアドレスが再び制御ロジ
ック78に送られる。ブロック244、246及び248に示すよ
うにデータはデータ・レジスタ80中にラッチされる。ま
た、走査あふれがクリアされて、最終スライス・フラグ
のみがセットされたままとなる。その後、WK60ルーチン
へと続き、文字１及び２の情報が位置「008」及び「05
0」に記憶され、４ビット・テールがテール表に記憶さ
れる。このとき、ブロック256で、最終スライス・フラ
グがセットされており、またブロック258で走査あふれ
フラグがリセットされているので、WPTWIルーチンに戻
る分岐が起こり、新しい文字がワイヤ・イメージ記憶装
置70中に入力できるようになる。ブロック282は最終ス
ライスについては実行されず、従ってDARは位置「00A」
を指示していることを指摘しておく。

WPUTWIルーチンへの分岐が起った後、次の文字コードが
読取られ、第９図のWKANWIルーチンへと続く。ブロック
172で「048」の1COL定数（更新データ）がDARから差引
かれた時下位桁あふれが起こり、最終列フラグがセット
され、「6FF」のUFC値がDAR中の値に加えられて、それ
が値「6C0」を含むようになる。その後、第２の漢字ワ
ードに対応する文字３及び４が同様にして記憶され、DA
Rが位置「099」で終了する。第３の漢字ワードに対応す
る文字５及び６について処理が続行される。第１の漢字
ワードは位置「009」及び「051」（ヘッド２に対するワ
イヤ１の位置）に記憶されている。この後、ブロック26
2で、下位桁あふれが示され、最終列フラグがセットさ
れ、DARがUFC定数だけ増分されて、それが位置「6C1」
を指示するようになる。その後、文字５及び６がヘッド
１に対する各ワイヤ中にロードされる。この種の、ワイ
ヤ・イメージ記憶装置70のローディングが、全ての文字
がロードされるまで続く。文字は、印字ブロック50中の
ワイヤの傾斜に対応する角度でロードされることを指摘
しておく。

また、７ヘッド印字ブロック50の場合、発生されるテー
ルは０または４ビットであることを指摘しておく。即ち
第11図に示すWK60ルーチンに実行される唯一の部分は、
ブロック248及びブロック284から始まる部分である。た
だし４ヘッド・マシンの場合はこれに該当せず、第４図
に示す印字ブロック60をもち、第II−Ａ表乃至第II−Ｄ
表に示すようなワイヤ・イメージ記憶装置70のマップを
もつ。４ヘッド・マシンの場合には、DARは最初「3B1」
のアドレスをもつようにセットされ、文字１及び２が先
に述べたのと同じやり方で挿入される。最終スライスが
文字１及び２に挿入された後、WPUTWIルーチンに戻り、
そこで次の文字アドレスがテキスト・バッファから取出
される。次に、WKANWIルーチンで、DARからこの更新デ
ータが差引かれて下位桁あふれする。ただし、これは、
最終列ではないので、ブロック176で最終列フラグはセ
ットされない。ブロック178で,DARが「7B3」のUFC定数
だけ増分されて、位置「40B」を指示するようになり、
次に文字３及び４がワイヤ・イメージ記憶装置70に入れ
られる。文字17及び18が入れられて、ワイヤ・イメージ
記憶装置70及びDARがアドレス「38D」を含むようになる
まで、これが続けられる。

その後、WPUTWIルーチンが実行され、WKANWIルーチンで
はブロック172で、「384」の更新データがDAR値から差
引かれ、DARが位置「009」を指示する。こうして、ブロ
ック174でのテストは下位桁あふれがないことを示し、
ブロック186に跳ぶ。この点で、ブロック172では、TAIL
Fレジスタがそこに「Ｃ」を記憶させることによって更
新されることを指摘しておく。通常の場合、ブロック18
4で下位桁あふれが起こると４ヘッド・マシンの場合に
は「Ｃ」となる、定数UFTLが加えられて、TAILFレジス
タは、その上位２ビット位置に「10」の値を含むように
なる。しかし、下位桁あふれが起こらない場合には、TA
ILFレジスタはその上位２ビット位置に「１」または
「Ｃ」を含む。ルーチンは前と同様にWKLOOP1ルーチン
を経て第11図に示すWK60ルーチンへと続く。この点で、
ブロック242でのテストは、TAILFレジスタの上位２ビッ
ト位置が「11」であるため、旧テールはこのとき「６」
であることを示す。ブロック288へと続き、データが得
られ文字20が列１のヘッド２のワイヤ１に対する行に書
込まれることにより、ビット11〜18が位置「009」に記
憶される。その後、「2D」の1COL定数がDAR値から差引
かれ、ブロック294で、下位桁あふれが検出される。次
に「7B3」のVFC定数を加えることによってDARが更新さ
れ、DARは「78F」のアドレスを含むようになる。更に、
テール・フラグがそれに「Ｃ」のUFTL定数を加えること
により、更に更新される。次に、ブロック298、302及び
306で、UFTL定数の値をテストすることにより、最終列
のテストが行なわれる。この場合、UFTL定数は「Ｃ」で
あり、ブロック306でテストは肯定的となる。こうし
て、レジスタ124、123及びR2中の情報が左へシフトさ
れ、ブロック310で、レジスタR3及びR4中の情報がワイ
ヤ・イメージ記憶装置70中の位置「78F」に記憶され
る。この場合、文字19の下位６ビットのみが記憶すべき
であるため、記憶される情報は、ビット５〜10である。
その後、1COL定数がDARから差引かれ、レジスタR6及びR
2に含まれる情報が位置「762」に記憶される。これは、
文字18の残された４テール・ビット及び文字19のビット
１〜４に対応するものである。その後、ブロック274へ
と続き、WKLOOP1ルーチンに戻る分岐が起って、文字19
及び20の残りのスライスが記憶される。文字19及び20が
記憶された後、DARがセットされて位置「063」を指定す
るようになり、文字21及び22に対するスライスが記憶さ
れる。ただし、この場合には、文字21及び22に対するス
ライスは、ヘッド２に対して記憶されるが、２及び６の
テールをもつ。下位桁あふれ及び訂正ファクタが加えら
れた後、ヘッド１に対する文字21及び22のスライスは、
０または４のテールを持つ。スライスをヘッド１または
ヘッド３に入れてこの同じ手順が続行され、テールは０
または４ビットとなり、スライスをヘッド２及び４に入
れてテールは２ビットまたは６ビットとなる。

再び第６図及び第７図を参照して、ワイヤ・イメージ記
憶装置70からビットを読取るやり方について説明する。
第Ｉ−Ａ表乃至第Ｉ−Ｄ表及び第II−Ａ表乃至第II−Ｄ
表に示す、ワイヤ・イメージにおいて、各ビット列は、
印字ブロック50または印字ブロック60の所与の１増分位
置で63本のワイヤに加えられているイメージからなる。
即ち、印字ブロック50または60が移動するにつれて、各
増分移動に対して１度に１ビット列のビットが読取られ
る。増分移動は、印字エミッタ56によって決定される
が、これは、印字ブロック50または印字ブロック60が0.
0254cm移動する毎に１パルスまたは印字エミッタ信号を
与えることができる。

第６図は、先に考案した素子の他に、解読ロジック108
からのHIGロード信号及びCTAデータ出力母線（DBO）ラ
イン０〜４に応答するHIG制御ラツチ328を含む。HIGロ
ード２信号は、印字エミッタ56（第２図）パルスが検出
される毎に与えられる。HIG制御ラッチ328は、INIT信号
は、THIN信号及びビット選択信号１〜３を与える。INIT
信号及びTHIN信号は、HIGロード２信号がもたらされる
時にデータ母線上のデータによって定義されるものであ
り、「０」または「１」信号となることができる。ビッ
ト選択信号１〜３は、０〜７の２進コードを含んでお
り、8:1選択ロジック84の選択入力部に加えられる。ロ
ジック330は、HIGロード２信号並びに通信マイクロプロ
セッサ64からのCMAリセット信号に応答する。CMAリセッ
ト信号は、マイクロプロセッサ64の各動作サイクル毎に
一度発生する。ロジック330は、HIGロード２信号がもた
らされてからCMAリセット信号の前端が発生するまで、H
IGステート・カウンタ334から与えられるHIG停止信号に
応答するが、これはHIGの読取り中低となっている。更
にロジック332は、通信マイクロプロセッサ64からのCMA
AHS（アドレス高選択）信号に応答する。これはマイク
ロプロセッサ64が命令を取出し中でないときに与えられ
る。ロジック332は、第７図に示すHIG能動信号並びにHI
Gラン信号を与える。

HIGラン信号及びクロック能動信号は、ANDゲート336を
介して、HIGクロック338のデータ入力側に加えられる。
第７図に示す、通信マイクロプロセッサ64からの選択信
号は、HIGクロック338をクリアするために与えられ、８
メガヘルツの刻時信号がHIGクロック338のクロック入力
側に与えられる。HIGクロック338は、第３ステージでシ
フト信号を与え、第４ステージでWRサイクル信号を与
え、第５ステージでWR能動信号を与え、第６ステージで
カウント信号を与えるシフト・レジスタであることがで
きる。これらの４つの信号は、それぞれ第７図に示して
ある。最初、ANDゲート336の出力が高となり、HIGクロ
ック338を「１」ビットだけシフトさせる。第７図に見
られるように、シフト信号、WRサイクル信号、WR能動信
号及びカウント信号の各々の前端は、それぞれ時間的に
遅れて発生する。各サイクルの後端は、通信マイクロプ
ロセッサ64からのCMA選択パルスの発生によって制御さ
れる。

HIGステート・カウンタ334は、クリア入力部及びカウン
ト入力部をもつ２進カウンタである。HIGクロック338か
らのカウント・パルスが、HIGステート・カウンタ334の
カウント入力部に与えられ、ロジック330からのカウン
タ・クリア信号が、HIGステート・カウンタ334をクリア
するために加えられる。カウント信号が発生する毎に、
HIGステート・カウンタ334のカウントが増加する。ワイ
ヤ・イメージ記憶装置70から情報を読取る前にカウンタ
・クリア信号がHIGステート・カウンタ334をクリアす
る。

HIGクロック338からのWRサイクル信号及びWR能動信号
は、HIGステート・カウンタ334からの３つの低次出力と
共にロジック340に加えられる。ロジック340は、WR信号
を16ビット×８ビットの読取り書込み記憶装置346の書
込み入力側に与える。記憶装置346は、ランダム・アク
セス・メモリとすることができ、信号がその書込み入力
側に与えられる毎に、データ入力部に加えられた情報が
アドレス入力部に加えられたコードによって定義される
位置に書込まれる。記憶装置346のアドレス入力部に加
えられる信号は、2:1選択ロジック342から与えられる
が、ロジック342はHIGステート線３〜６及び制御マイク
ロプロセッサ（CTA）66からのアドレス母線（ABO）のラ
イン４〜７に応答する。HIGステート線３〜６は、記憶
装置346のどこに情報を書込むべきかを決定し、制御マ
イクロプロセッサ66からのアドレス母線は、記憶装置34
6のどこから情報を読取るべきかを決定する。選択ロジ
ック342は、HIGステート・カウンタ334がその８ステー
ジまであふれ、HIG停止信号を加えるまで、作動する。H
IG停止信号は、またHIGクロックをオフにするためロジ
ック332へ与えられる。

記憶装置346に与えられるデータは、シフト・レジスタ3
34から１度に８ビットずつ与えられる。シフト・レジス
タ344は、データ入力部、クリア入力部及びクロック入
力部をもつ。INIT信号がシフト・レジスタ334をクリア
するために加えられ、HIGクロック338からのシフト信号
は、シフト・レジスタ344のデータ入力部に加えられる
１ビットのデータを刻時するため、各サイクル毎に１度
クロック入力へ加えられる。シフト・レジスタ344のデ
ータ入力部に与えられる信号は、ANDゲート352からく
る。ANDゲート352がNANDゲート350からの出力信号によ
って使用可能となった瞬間を仮定すると、ワイヤ・イメ
ージ記憶装置70から読取られた情報は選択ロジック84を
介して１度に１バイト与えられる。ワイヤ・イメージ記
憶装置70からの情報の読取りは、記憶装置70の特定バイ
ト列のアドレスをそのデータ出力母線上に置くことによ
って、制御マイクロプロセッサ66がそのバイト列をアド
レスすことにより、開始される。これは、HIG SAR母線
上のそのバイト列の記憶アドレスをもたらすようにHIG
SARカウンタ126′をセットする。カウント信号が与えら
れる毎に、HIG SARカウンタが増分し、こうしてバイト
列の次のバイトがHIG SAR母線によってアドレスされ
る。HIG SAR母は線2:1選択回路128′に加えられ、HIG能
動信号がロジック332によって与えられる場合には、2:1
選択信号128′がワイヤ・イメージ記憶装置70にHIG SAR
アドレスを与える。

HIG SAR母線によってアドレスされ、8:1選択ロジック84
に印加されるバイトの１ビットは、ANDゲート352を介し
て加えられるNANDゲート350からの信号によって選択さ
れ、シフト・レジスタ344中に送られる。ワイヤ・イメ
ージ記憶装置70から読取る際に、HIG SARカウンタ126′
は、制御マイクロプロセッサ（CTA）66のデータ母線（D
BO）を介する情報に応じて、第Ｉ−Ａ表乃至第Ｉ−Ｄ表
または第II−Ａ表乃至第II−Ｄ表に示すメモリ構成から
特定のバイトが選択される。HIG SARのカウントが増分
され、HIG SARライン１〜10によって定義されるとおり
に、バイト列の各バイトが１度に１個ずつ読取られる。
読取られたバイトの特定ビットが8:1選択ロジック84に
よって分離される。この分離されるビットは、制御マイ
クロプロセッサ（CTA）66のデータ出力母線（DBO）及び
HIGロード２信号によってHIG制御ラッチ328中にラッチ
された情報（ビット選択線１〜３の出力）によって定義
される。HIG SARカウンタ126′は、CTAによってロード
された初期値からその値プラス63までカウントする。こ
うして64ビットの情報が読取られる。望みのビットがそ
れらのバイトの各々から選択され、記憶装置346の128
（16×８）ビットの位置のうち64のビット位置に記憶さ
れる。その後、７ヘッド・マシンの場合は63の望みのビ
ット数が、制御マイクロプロセッサ66によって記憶装置
346から読取られ、データ入力母線（CTA DBI）を経て制
御マイクロプロセッサ66に、あるいは直接ヘッド・ラッ
チ回路96（第５図）に加えられる。

印字ブロック50または60の移動速度が増加する、ある種
のアプリケーションでは、２つの隣接するドットを印字
することは不可能となる。特に、ANK型文字を印字する
場合には、このことがあてはまる。この方式で印字した
い場合、THINビットをロジック１とする。このビットを
NANDゲート350に加える。NANDゲート350への第２の入力
は、8:1選択ロジック348からであり、これは制御マイク
ロプロセッサ66のデータ入力母線上のデータ及びHIGス
テート・カウンタ334からHIGステート線０〜２の信号を
受取る。ここで「１」ビットが記憶装置346の出力部に
与えられ、HIGステート線０〜２によって選択された場
合、「１」ビットがNANDゲート350に加えられる。THIN
ビットが「１」の場合、NANDゲート350の出力は「０」
であり、ANDゲート352は無能となる。こうして、ワイヤ
・イメージ記憶装置70にどんな情報が記憶されていよう
と、それはシフト・レジスタ344に与えることができな
い。このようにして、アクチュエータを２ドット毎に撃
打するように制御することができる。

動作に際しては、制御マイクロプロセッサ66のワイヤ・
イメージ記憶装置70の１列をアドレスし、印字エミッタ
56のパルスが検出される度に、8:1選択ロジック84によ
って選択された特定のドット列がワイヤ・イメージ記憶
装置70から読取られ、記憶装置346に記憶される。64ビ
ットが記憶装置346中に書込まれた後制御マイクロ・プ
ロセッサは一時に１バイトを得るために、アドレス信号
を与える。バイト列の８ビット列全てが読取られ、記憶
装置346を介して与えられるまで、これが続行される。
次にマイクロプロセッサ66は次のバイト列をアドレスし
て同じことが行なわれ、最終ビット列が選択されてワイ
ヤ・アクチュエータに与えられるまで以下同様に行なわ
れる。

以上、主として漢字及び外字の印字に関して説明してき
た。しかしながら、従来の英数字の印字にも同じ方法が
同様に有用である。この場合、第Ｉ−Ａ表乃至第Ｉ−Ｄ
表及び第II−Ａ表乃至第II−Ｄ表に示した各文字位置
は、漢字または外字の半分ではなく、個々のANK文字を
表わすものとなる。ワイヤ・イメージ記憶装置70へロー
ドし、そこから読取るための方法は、基本的に同じであ
る。また、１ラインにANK文字と漢字を共に含むことが
できる。第１パスを印字ブロック50または60の左から右
への移動として説明したが、容易に第１パスを右から左
への移動、第２パスを左から右への移動とすることがで
きる。1ANKラインを左から右へのパスで印字し、漢字ラ
インを次に印字する場合がそれにあてはまる。

F.発明の効果 以上説明したようにこの発明では傾斜配列の印字エレメ
ントの横方向の食い違いを丁度文字幅の倍数となるよう
にしている。あわせて文字ドット・パターン・データ
を、文字マトリックスの行の各々の印字ドットの配列を
定義する行データの単位で、かつその単位ごとに印字エ
レメントの配置状況に応じた分だけメモリの行方向にず
らした配置で、そのメモリに記憶するようにしている。
このようにすると印字エレメントの各々に供給されるデ
ータに関し行データ単位の扱いが可能になり、データの
配置が極めて単純になる。こののちメモリを列単位で読
み出して印字エレメントを駆動するようにしている。こ
の場合メモリの１の列に沿ったメモリの切り口は、行デ
ータの位相の観点からは常に同一である。したがって極
めて簡易に傾斜配列型のマトリックス・プリンタの印字
エレメントの駆動制御を行える。

【図面の簡単な説明】

第１図は、プリンタ・システムの簡略化した図であり、
第２図は、図示した漢字位置を横方向に移動する、７ヘ
ッド×９ワイヤの印字ブロックを図示したものであり、
第３図は、第２図に示した印字ヘッドによって印字され
る３つの漢字型文字を図示したものであり、第４図は、
４個の９ワイヤ・ヘッドを有する印字ブロックを示した
ものであり、第５図は、プリンタ制御回路の構成を示し
たものであり、第６図は、第５図に示したワイヤ・イメ
ージ記憶装置及びヘッド・イメージ生成装置のより詳細
な構成を示したものであり、第７図は、第６図の理解に
役立ついくつかの信号を図示したものである。 第８図、第９図、第10A図、第10B図、第11A図、第11B
図、第11C図、第11D図はワイヤ・イメージ記憶装置へ所
望のワイヤ・イメージを記憶するため第５図の制御マイ
クロプロセッサで実行される動作の流れを示したもので
あり、第10図は第10A図及び第10B図の配列を示したもの
であり、第11図は第11A図、第11B図、第11C図、第11D図
の配列を示したものである。 50、60…印字ブロック、64…通信マイクロプロセッサ
（CMA）、66…制御マイクロプロセッサ（CTA）、70…ワ
イヤ・イメージ記憶装置、72…記憶装置、76…CMA記憶
装置、88…ヘッド・イメージ生成装置、92…プリンタ感
知回路、94…プリンタ制御ロジック、96…ヘッド・ラッ
チ回路、98…CTA記憶装置。

フロントページの続き (56)参考文献 特開 昭49−55232（ＪＰ，Ａ) 特開 昭51−105831（ＪＰ，Ａ) 特開 昭54−53022（ＪＰ，Ａ) 特開 昭53−126217（ＪＰ，Ａ) 特開 昭54−26456（ＪＰ，Ａ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】印字ドットを印刷媒体上に印字しうるよう
   に動作可能な印字エレメントを複数個具備する印字ヘッ
   ドを有し、かつこの印字ヘッドが上記印刷媒体上を移動
   する方向と直角でない方向に上記印字エレメントを配列
   させて上記印字ヘッドが上記印刷媒体上を移動する方向
   と直角な方向に沿う上記印字ドットの密度を増大させた
   マトリックス・プリンタにおいて、 上記印字エレメントの各々が上記印字ヘッドの移動する
   方向に印字文字の幅の倍数だけ離間して配置され、か
   つ、 各文字につき文字マトリックス内の複数の印字ドットの
   有無により文字のパターンを表わすデータを与える手段
   と、 上記印字エレメントのそれぞれに対応する行と、上記印
   字ヘッドの移動周期における上記印字エレメントの駆動
   時点のそれぞれに対応する列とで指定される記憶位置の
   各々に、印字ドットの有無を表わすビット・データをそ
   れぞれ記憶するメモリと、 印字を行う文字の上記文字のパターンを表わすデータ
   を、上記文字マトリックスの行の各々の中の印字ドット
   の配列を定義する行データの単位で、かつその行データ
   ごとに、上記印字エレメントの配置状況に応じた分だけ
   上記メモリの行方向にずらした配置で上記メモリに記憶
   させる手段と、 上記ずらした配置で上記メモリに記憶された文字のパタ
   ーンを表わすデータを上記メモリの列ごとに順次に読取
   り、上記印字エレメントを動作させるために上記読取っ
   たデータを出力する手段とを具備することを特徴とする マトリックス・プリンタ。