JPH0736275B2

JPH0736275B2 - 不揮発性半導体記憶装置

Info

Publication number: JPH0736275B2
Application number: JP28872285A
Authority: JP
Inventors: 晋蓮沼
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-12-20
Filing date: 1985-12-20
Publication date: 1995-04-19
Anticipated expiration: 2010-04-19
Also published as: JPS62146496A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電気的に書換え可能な不揮発性半導体記憶装置
に係わり、特に高速プログラミングの可能な不揮発性半
導体記憶装置に関する。

〔従来の技術〕

電気的に書換え可能な不揮発性記憶装置（以下、E²PRO
M）はこれまで各種の構造が考えられているが、最も一
般的でかつ信頼性の高いものは、薄い絶縁膜中のFowler
−Nordheim型トンネル電流を利用し浮遊ゲート中に電荷
を注入、蓄積する型のものである。（参考:Frohman−Be
ntchkowsky et al,米国特許No.4203158“Electrically
Programmable and Era−sable MOS Floating Gate Memo
ry De−vice Employing Tunneling and Method of Fabl
icating Same"）。

この型のメモリ・トランジスタは浮遊ゲート中の電荷に
よりメモリセルを構成する電界効果型トランジスタ（以
下MOSトランジスタ）の閾値（以下V_TMと称す）を変化さ
せ、この変化を利用して情報“1"と“0"を区別する。V
_TMは通常エンハンスメントからデプレッションまで変化
させるのが一般的であり、このためこの型のメモリ・ト
ランジスタで実際にセル・マトリクスを形成する時には
第５図のように他のセレクト用のトランジスタと対にな
ってマトリクスの配列単位を構成するのが一般的であ
る。ここで、11は半導体基板、12はドレインまたはソー
ス領域、13はトンネル電流が流れる薄い絶縁膜、14はメ
モリ・セルのチャンネル上の第１ゲート絶縁膜、15はセ
レクト・トランジスタのゲート絶縁膜、16はフローティ
ング・ゲート、17は第２ゲート絶縁膜、18はコントロー
ル・ゲート、19はセレクト・ゲートをそれぞれ示してい
る。セレクト・トランジスタは第１に選択的なプログラ
ミングのため、第２に非選択のメモリ・トランジスタが
デプレションになった場合にもアクセスしているメモリ
トランジスタから得られる情報をデプレッションとなっ
ている非選択のメモリトランジスタから出力される情報
から峻別し選択的な読出しを可能にするために設けられ
ている。（参考：（１）1980年２月28日発行Electronic
s P.113.W.S.Johnson et al;（２）1982年６月号Electr
o−nic Engineering P.35.G.Yaron et al）第６図はこ
の配列単位によるセル・マトリクスの１例を示すもので
ある。便宜上１バイトを３ビットで構成することにする
と、（i,j）の番地の１バイトは、メモリ・トランジス
タMi,j,1,Mi,j,2,Mi,j,3とそれぞれのセレクト・トラン
ジスタQi,j,1,Qi,j,2,Qi,j,3およびバイト・セレクト・
トランジスタTi,jとから成る。バイト・セレクト・トラ
ンジスタはバイト単位の消去を可能にするためのもので
ある。

ここで、情報の書換えについて簡単に述べると、次のよ
うになる。まず、それ以前の情報を消去する必要がある
ため、選択するワード線Wjに高電圧を印加し、選択する
デジット線Di,1〜Di,3を接地し、コントロール・ゲート
線Ciに高電圧を印加する。すると、Mi,j,1〜Mi,j,3の各
メモリ・トランジスタは、ドレインが接地されコントロ
ール・ゲートに高電圧が印加されるため、フローティン
グ・ゲートに電子が注入され読出し時にチャンネルがオ
フするようになる。次に書込みを行なうためには、ワー
ド線Wjに高電圧を印加し、ソース線Sjをオープン又は5V
程度に設定し、コントロール・ゲート線Ciを接地し、書
込みたいビットのデジット線のみ（例えばDi,2）に高電
圧を印加する。するとMi,j,2はコントロール・ゲートが
接地され、ドレインに高電圧が印加されるため、フロー
ティング・ゲートから電子が放出され、読出し時にチャ
ンネルがオンするようになる。このように、E²PROMにお
いては情報の書換えの度に消去，書込みを繰返すことに
なり、このための高電圧はチップ外部の電源もしくはチ
ップ内部の昇圧回路から一定時間の間一定電圧のパルス
により供給されている。しかしながら、一般にE²PROMに
おいては書換え回数が増大するに従ってトンネル酸化膜
中のトラップに電子が捕獲されそのV_TMのシフト量が減
少することが知られている。（参考：前記1980年２月28
日発行Electronics P.113.W.S.Johnson.et al）つまり、書換え回数が増大するとV_TMの十分なシフト量
が得られず、消去不良，書込み不良が起こる。これを防
ぐためにはあらかじめ例えば書込み・消去パルスの電圧
を高くしたり、パルス幅を長くしておくことも可能だ
が、前述のV_TMのシフト量の減少は書換え回数に依存す
るため、書換え回数の少ない時期から必要以上に大きな
V_TMのシフトを与えることは単に書込み時間が長くなる
という欠点を生じるだけでなく、E²PROMの寿命（書換え
可能回数）を短くする原因にもなり望ましくない。従っ
て、例えば同一の電圧値のプログラム・パルスを用いて
書換えを行なう場合、書換え回数の少ない書込みの速い
メモリ・セルに対しては、短いプログラム・パルスを用
い、書換え回数の多い書込みの遅いメモリ・セルに対し
ては長いプログラム・パルスを用いて所定のV_TMシフト
を得てかつ必要以上に大きなV_TMシフトとならないよう
な、メモリ・トランジスタの書込み速度に応じたプログ
ラム・パルスを用いることが、メモリ・セルの長寿命と
同時に高速プログラミングを可能にする手法として望ま
しくなる。

このような手法としては、既に知られている紫外線消去
型EPROM（以下、UVPROMと称す）の高速プログラミング
のアルゴリズムを用いることができる（参考:1984年11
月29日発行Electronic Design P.231.Kurt Robinso
n）．このアルゴリズムを簡単に説明すると次のように
なる。

書込みモードにあっては選択されたメモリ・セルに対
し、まず例えば1m secのプログラム・パルスを印加し、
書込みを行なう。次にこのメモリ・セルに対し読出し
（ベリファイ）を行ない、書込んだ状態に対応するデー
タが読出されるか否かを確認する。ここで書込まれてい
ると判断されない場合にはさらに“プログラム”と“ベ
リファイ”を繰返し、このメモリ・セルから読出した出
力が書込んだ状態に対応するデータとなるまで、“プロ
グラム”と“ベリファイ”を繰返し行なう。そして、メ
モリ・セルにデータが書込まれたと判断した後に例えば
3m sec程度の追加書込みを行なう。これはデータの保持
に対しマージンを与えるためである。

〔発明の解決しようとする問題点〕

上記高速プログラミングのアルゴリズムはUVPROMのプロ
グラミングのためのものであるが、概念的にはE²PROMの
プログラミングにもそのまま適用することができる。し
かしながら、UVPROMが紫外線照射により全ての情報を一
括して消去した後に各メモリセルに対しデータの書込み
を行なう方式であるのに対し、E²PROMは書換えたいアド
レスの１バイト分の情報を電気的に消去した後に書込み
を行なう方式である。従って、上述のアルゴリズムをE²
PROMに適用すると、各書換え動作の度に、まず、すでに
書込まれているデータの“消去”と“ベリファイ”との
繰返しと“追加消去”とを行ない、さらに新たなデータ
の“書込み”と“ベリファイ”との繰返しと“追加書込
み”とを行なわなければならない。従って、この高速プ
ログラミングのアルゴリズムをそのまま応用すれば、先
に述べたような一定時間のプログラム・パルスを用いた
従来の方法による欠点、すなわち、プログラミングの速
いメモリ・セルに対して必要以上に長いプログラム時間
をかけて必要以上に十分にプログラムを行ない、そのメ
モリ・セルの寿命（書換え可能回数）を短くすること、
及び書換え回数が増大してプログラム速度が速くなった
メモリ・セルに対して十分なプログラミングが行なえず
書込み不良，消去不良を起こすことを防ぐことが可能と
なるものの、上に述べたように、このアルゴリズムで
は、１バイト毎に“消去”と“ベリファイ”との繰返
し、および“書込み”と“ベリファイ”との繰返しが必
要であり多数のバイトに対するデータの書換に際して
は、各バイト毎に“消去”や“書込み”をｎ回繰返せば
“ベリファイ”もｎ回ずつ必要となるので、多数のバイ
トに対するデータの書換えに長時間を要し、プログラミ
ングの高速化が図れないという問題点があった。

それで、本発明は、書込み不良および消去不良になるこ
となく、高速でプログラミング可能な不揮発性半導体記
憶装置を提供することを目的としている。

〔問題点を解決するための手段〕

本発明は、複数の記憶セル群を有する記憶セルの配列体
といずれかの記憶セル群を選択する選択手段と、選択さ
れた記憶セル群のうちの任意の記憶セルを構成するフロ
ーティングゲート型電界効果トランジスタのフローティ
ングゲートに電荷を注入または放出させる情報書込・消
去手段と共に、各記憶セル群にそれぞれ対応して設けら
れた複数のダミーセルで構成されており各ダミーセルは
対応する記憶セル群が選択されたときオン状態になる同
時選択用電界効果トランジスタと該同時選択用電界効果
トランジスタのソースに接続されたドレインを有するモ
ニタ用フローティングゲート型電界効果トランジスタと
で構成されているダミーセル群と、選択された記憶セル
群に対応するダミーセルのモニタ用フローティングゲー
ト型電界効果トランジスタのコントロールゲートとオン
状態の同時選択用電界効果トランジスタを介して前記選
択された記憶セル群に対応するダミーセルのモニタ用フ
ローティングゲート型電界効果トランジスタのドレイン
とに電荷注入電圧または電荷放出電圧を印加するダミー
セル書込・消去手段と、少くとも選択された記憶セル群
に対応するダミーセルのモニタ用フローティングゲート
型電界効果トランジスタのソースに第１の所定電圧また
は第２の所定電圧を前記ダミーセル書込・消去手段から
出力される電荷注入電圧または電荷放出電圧に対応させ
て送出するソース電圧供給手段と、前記選択された記憶
セル群に対応するダミーセルのモニタ用フローティング
ゲート型電界効果トランジスタのソース電圧の変化に基
づき前記情報書込・消去手段による前記電荷の注入の終
了または電荷の放出の終了を検知し該検知結果に基づき
前記情報書込・消去手段とダミーセル書込・消去手段と
に動作停止信号を送出する監視手段とをさらに設け、情
報の消去・書込時に電荷の注入または放出と“ベリファ
イ”とを繰り返さなくても、監視手段が消去・書込みの
対象となっている記憶セルを構成しているフローティン
グゲート型電界効果トランジスタのソース電圧を連続的
に監視し、必要かつ十分な電荷の注入または放出を判別
できるようにしたことを要旨としている。

〔実施例〕

以下、本発明の一実施例について、図面を参照して説明
する。第１図は本発明の一実施例の回路構成図である。
１はメモリ・セル・マトリクス群,2はダミー・セル群で
あり、ダミーセルはメモリ・セル・マトリクスの各ワー
ド線Wj,Wj＋1,…に１個ずつ接続されている。３はメモ
リ・セル・マトリクスの書込み・消去回路,4はダミー・
セルの書込み・消去回路であり、３のメモリセル・マト
リクスの書込み・消去回路と同期して動作するように接
続されている。５はダミー・セルのメモリトランジスタ
ソース電極の電位を検出する電圧検出回路であり、後に
説明するように、書込み・消去回路3,4の書込み・消去
回路で発生する書込みパルス，消去パルスを停止させる
指令信号を書込み・消去回路3,4に出力するように接続
されている。6,7は第1,第２のMOSトランジスタであり、
8,9はそれぞれ第1,第２の信号端子である。10は電圧源
であり、ここでは＋5Vの電圧を発生する。なお、便宜上
メモリ・セル・マトリクスは１バイト３ビット構成と
し、各ダミー・セルのソース電極は共通電位であるとす
る。第２図は回路動作のタイミングを表わすもので、C
o,Doはそれぞれダミー・セル群のコントロール・ゲート
線とデジット線の信号であり、Ci,Di,2,Wjはそれぞれ選
択されたメモリ・セルのコントロール・ゲート線，デジ
ット線，ワード線の信号であり、IN1,IN2はそれぞれ信
号端子8,9の信号である。

以下に、メモリ・トランジスタMi,j,2を書込む場合を例
にとって、第１図，第２図を用いて本発明の実施例の動
作を説明する。

まず、アドレス（i,j）のメモリ・セルMi,j,1,Mi,j,2,M
i,j,3および同一ワード線上に接続されたダミー・セルM
o,jの情報の消去を行なう。このとき、ワード線に信号W
jに約20Vのアドレス入力を与え、ダミー・セルMo,jとメ
モリ・セルMi,j,1〜Mi,j,3とのコントロール・ゲートに
消去パルスを印加するためコントロール線に約20Vの高
レベルの信号Co,Ciを入力し、消去を始めると同時に信
号端子８に約5Vの高レベルの信号IN1を入力する。

ここで、消去動作時のダミー・セル（Mo,j,のソース電
位の電圧検出回路の動作を第３図の特性図および第１図
を用いて説明する。いま、第１図のトランジスタ６は約
5Vの電源に接続され、そのゲート端子８にも約5Vの高レ
ベルの信号IN1が入力されているため“オン”状態にあ
る。消去時に選択されたダミー・セル、Mo,jは消去動作
中であるためコントロール・ゲートに約18V（20V−V
_T（To,j））が印加されているため“オン”状態にあ
る。また、ダミー・セルMo,jの選択用トランジスタQo,j
も、ゲート（＝ワード線Wj）に約20Vが印加されている
ため“オン”状態にある。さらに、選択用トランジスタ
Qo,jのドレイン側端子には接地電位Doが印加されてい
る。つまり、トランジスタ、ダミーセル、選択用トラン
ジスタ,Mo,j,Qo,jによってレシオ回路が構成され、ダミ
ー・セルMo,jのソース電極の電位は第３図のようなトラ
ンジスタ６の負荷特性（LOAD）で一義的に決定される。

一般に知られているようにE2PROMのメモリ・セルにおい
ては、コントロール・ゲート，フローティング・ゲー
ト，基板が容量結合されているため、コントロール・ゲ
ートの電位Ｖ_C.G.を一定とするとフローティング・ゲー
トの電位Ｖ_F.G.はフローティング・ゲート中の電荷量Ｑ
_F.G.によって一義的に決定される。また、メモリ・セル
のオン電流Ionはフローティング・ゲートの電位Ｖ_F.G.
と１対１に対応するため、結局メモリ・セルのオン電流
Ionは、フローティング・ゲート中の電荷量Ｑ_F.G.と１
対１の対応関係にあり、フローティング・ゲート中に電
子が多く蓄積されるに従いオン電流Ionは減少すること
になる。

ダミーセルは消去動作開始時において、後に述べるよう
に必ず書込まれた状態（フローティング・ゲートから電
子が放出され、見かけ上正電荷を蓄積したような状態）
になっているため、オン電流Ionは大きくなっており、
そのＩ−Ｖ特性は第３図のＩ−V1に示すとおりである。
このＩ−V1とトランジスタ６の負荷特性LOADとの交点P1
の電位V1が消去開始時におけるダミー・セルのソース電
位である。しかるに、上述のようにフローティング・ゲ
ート中の電荷量Ｑ_F.C.とオン電流Ionとは１対１の対応
関係にあるため、消去が進み蓄積される電子の量が増加
するに従いオン電流Ionは減少し、ダミー・セルのＩ−
Ｖ特性はＩ−V2を経てＩ−V3へと変化する。これに伴
い、ソース電位VsはV1からV2を経てV3へと変化する。

このように消去の進行とソース電位の上昇が１対１に対
応して得られるため、このソース電位を検出することは
消去のレベルを検出していることと等価である。いま、
メモリセルの記憶保持特性等から消去状態として必要か
つ十分なメモリ・セルのフローティングゲート中の電荷
量Ｑ_F.G.をQ3とすれば第３図よりV_SがV3にまで上昇した
時がダミー・セルにデータに消去に十分な電子Q3が蓄積
された時に相当する。

第１図中、５の電圧検出回路はこのソース電位V_SがV3に
なった時を検知すると第２図のように約5Vの高レベルの
信号を出力し、これをメモリ・セル・マトリクスおよび
ダミー・セルの書込・消去回路3,4を受けて消去動作を
停止し、コントロールゲート線の信号Co,Ciは低レベル
になる。これと同時に信号IN1も低レベルとなり、ダミ
ー・セルのソース電極を電圧源から切離す。これで消去
は完了となる。

次に、信号IN2を約5Vの高レベルに移行させ、ディスチ
ャージ用のトランジスタ７をオンさせ、ダミー・セルの
ソース電極の電荷を放電させる。しかる後、ダミー・セ
ルMo,jと、メモリ・セルMi,j,2とのデジット線に約20V
の高レベル信号Do,Di2を印加し、書込みを開始する。

ここで書込み動作時のダミー・セルのソース電位の電圧
検出回路５の動作を第４図の特性図および第１図を用い
て説明する。いま、第１図のトランジスタ６のゲート端
子８に低レベルの信号IN1が入力されているため、ダミ
ー・セルのMo,jソースは電源から切離されフローティン
グ状態である。しかも、先にトランジスタ７をオンさせ
てディスチャージを行なっているため、ダミー・セルM
o,jのソース電位Vsは低レベルを保持している。

書込み開始直後は、ダミー・セルMo,jが“オフ”状態で
あるが、書込みが進みフローティング・ゲートから電子
が放出されフローティング・ゲートの電位Ｖ_F.G.が上昇
すると、ダミー・セルが“オン”状態になるためそれま
でフローティングロウレベルであったソース電位V_Sは上
昇を始める。第４図は、メモリ・セルの閾値電圧V_Tのバ
ック・バイアス特性を示したものであるが、BB1は消去
されたセルの特性である。ここで、メモリセルの閾値電
圧V_Tはフローティング・ゲート中の電荷量Q_FGによって
一義的に決定されるものであるから、書込みが進み電荷
量Ｑ_F.G.が増加するに従い、閾値V_Tは減少する。第４図
のバック・バイアス特性も、BB1からBB2を経てBB3,BB4
へと変化する。ここで、V_T＝０に相当する線とバック・
バイアス特性とが交差する点のバック・バイアス電位
（例えばV13,V14）が、上述の書込み時におけるソース
電位V_Sの値に相当する。V_T＝０に相当する点はＶ_F.G.＝
V_Sに相当する点であるため、結果としては書込み時にダ
ミーセルのソース電位を検出することは書込みのレベル
（Ｖ_F.G.）を検出していることと等価である。いま、メ
モリ・セルの記憶保持特性等から書込み状態として必要
かつ十分なメモリセルのＶ_F.G.をV14とすれば、V_Sがこ
のV14にまで上昇した時がまさにダミー・セルの書込み
が完了した時である。

第１図の電圧検出回路５はこのV_SがV14になった時を検
知すると第２図のように約5Vの高レベルの信号を出力
し、これをメモリ・セル・マトリクスおよびダミー・セ
ルの書込み・消去回路が受けて書込み動作を停止し、信
号Do,Di,2を低レベルに移行させる。これと同時にアド
レス入力Wjも低レベルとなり書込みが終了する。

以上で説明した動作の中では、各ワード線毎にダミー・
セルを用いて消去，書込みのモニターを行なっている
が、これは、同一ワード線に接続されたメモリ・セルの
中で最も書換え回数の多いセルと同じもしくはそれ以上
の書換えをダミー・セルに対して行ない、これによっ
て、同一ワード線に接続されたメモリ・セルの中で最も
遅い書込み・消去スピードを検知し、メモリ・セル・マ
トリクスに対して確実な書込み・消去を行なうためであ
る。

〔効果〕

以上説明してきたように、本発明によれば、記憶セル群
毎にダミーセルを設け、記憶セル群を構成する記憶セル
のいずれかに情報の消去または書込みを行なうとき該記
憶セル群に対応したダミーセルにも消去または書込みを
行なうようにしたので、該ダミーセルを構成するモニタ
用のフローティングゲート型電界効果トランジスタのフ
ローティングゲートの電荷量に対応してそのソース電圧
が第１の所定電圧または第２の所定電圧から連続的に変
化する。よって、変化するソース電圧を監視手段で監視
することにより必要かつ十分な電荷の注入または放出を
検知することができ、その結果、電荷の注入または放出
を中断する“ベリファイ”を行なわなくてもよくなり、
プログラミングの高速化を図れるという効果が得られ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図、第２図は一実
施例のタイミングチャート、第３図はダミーセルの動作
特性図、第４図はダミーセルの閾値とバックバイアス電
圧との関係を示すグラフ、第５図は従来の記憶セルを示
す断面図、第６図は従来例の回路図である。１……記憶セルの配列体、２……ダミーセル、３……情
報書込・消去手段、４……ダミーセル書込・消去手段、
５……監視手段、6,7,10……ソース電圧供給手段、Wj,W
j＋1,……群選択手段。

Claims

【特許請求の範囲】

【請求項１】各々が互に直列に接続された選択用電界効
果トランジスタと記憶用フローティングゲート型電界効
果トランジスタとで構成された記憶セルを複数有する記
憶セル群を複数備えた記憶セルの配列体と、前記複数の
記憶セル群のうちの任意の記憶セル群を選択する群選択
手段と、選択された記憶セル群を構成する記憶セルのう
ち任意の記憶セルの選択用電界効果トランジスタを介し
て該選択用電界効果トランジスタに接続されているフロ
ーティングゲート型電界効果トランジスタのフローティ
ングゲートに電荷を注入または放出させる情報書込・消
去手段とを含む不揮発性半導体記憶装置において、前記
各記憶セル群にそれぞれ対応して設けられた複数のダミ
ーセルで構成されており各ダミーセルは対応する記憶セ
ル群が選択されたときオン状態になる同時選択用電界効
果トランジスタと該同時選択用電界効果トランジスタの
ソースに接続されたドレインを有するモニタ用フローテ
ィングゲート型電界効果トランジスタとで構成されてい
るダミーセル群と、選択された記憶セル群に対応するダ
ミーセルのモニタ用フローティングゲート型電界効果ト
ランジスタのコントロールゲートとオン状態の同時選択
用電界効果トランジスタを介して前記選択された記憶セ
ル群に対応するダミーセルのモニタ用フローティングゲ
ート型電界効果トランジスタのドレインとに電荷注入電
圧または電荷放出電圧を印加するダミーセル書込・消去
手段と、少くとも選択された記憶セル群に対応するダミ
ーセルのモニタ用フローティングゲート型電界効果トラ
ンジスタのソースに第１の所定電圧または第２の所定電
圧を前記ダミーセル書込・消去手段から出力された電荷
注入電圧または電荷放出電圧に対応させて送出するソー
ス電圧供給手段と、前記選択された記憶セル群に対応す
るダミーセルのモニタ用フローティングゲート型電界効
果トランジスタのソース電圧の変化に基づき前記情報書
込・消去手段による前記電荷の注入の終了または電荷の
放出の終了を検知し該検知結果に基づき前記情報書込・
消去手段とダミーセル書込・消去手段とに動作停止信号
を送出する監視手段とをさらに設けて成る不揮発性半導
体記憶装置。