JPH0758595B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0758595B2 JPH0758595B2 JP26652788A JP26652788A JPH0758595B2 JP H0758595 B2 JPH0758595 B2 JP H0758595B2 JP 26652788 A JP26652788 A JP 26652788A JP 26652788 A JP26652788 A JP 26652788A JP H0758595 B2 JPH0758595 B2 JP H0758595B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に浮遊ゲートを有し電気
的に書込み及び消去可能な不揮発性半導体装置における
消去回路に関する。
的に書込み及び消去可能な不揮発性半導体装置における
消去回路に関する。
従来、浮遊ゲートを有し電気的に書込み及び消去可能な
不揮発性半導体記憶素子である絶縁ゲート電界効果型メ
モリトランジスタ（以下メモリトランジスタと記す）
は、たとえば米国Electronics誌1980年２月28日号P113
〜117に記載されているように選択トランジスタとメモ
リトランジスタの２つのトランジスタ素子によって構成
される。更に最近高密度化を図るために選択トランジス
タを省きメモリトランジスタだけの１トランジスタ素子
によって構成される方法が、たとえばIEEE ISSCC1988
年P133〜，提案されている。第２図はこのメモリトラン
ジスタの構造断面図であるが、制御ゲート１とＰ型半導
体基板６との間に絶縁膜３を介して浮遊ゲート２を形成
し、ドレイン４とソース５を基板上に形成してなる。次
にこのメモリトランジスタの基本動作について説明す
る。まずメモリトランジスタの書込みは次のように行な
う。ドレイン４に書込み情報に対応して書込みを行なう
場合は高電圧（＋12V）又は書込み禁止の場合は0Vを印
加し、制御ゲート１に高電圧（＋12V），ソース５に0V
を印加して行なう。書込みを行なう場合はドレイン及び
制御ゲートに高電圧を印加するためにドレイン近傍で発
生したホットエレクトロンが浮遊ゲートに捕獲され、浮
遊ゲートに電子を蓄積し浮遊ゲートの電位を負にする。
ドレインに0Vを印加すると制御ゲートに高電圧（＋12
V）を印加しても浮遊ゲートへの電子の注入は起こらな
い。この動作は広く知られているEPROMの書込み動作と
同じである。このようにして書込み動作を実現する。
不揮発性半導体記憶素子である絶縁ゲート電界効果型メ
モリトランジスタ（以下メモリトランジスタと記す）
は、たとえば米国Electronics誌1980年２月28日号P113
〜117に記載されているように選択トランジスタとメモ
リトランジスタの２つのトランジスタ素子によって構成
される。更に最近高密度化を図るために選択トランジス
タを省きメモリトランジスタだけの１トランジスタ素子
によって構成される方法が、たとえばIEEE ISSCC1988
年P133〜，提案されている。第２図はこのメモリトラン
ジスタの構造断面図であるが、制御ゲート１とＰ型半導
体基板６との間に絶縁膜３を介して浮遊ゲート２を形成
し、ドレイン４とソース５を基板上に形成してなる。次
にこのメモリトランジスタの基本動作について説明す
る。まずメモリトランジスタの書込みは次のように行な
う。ドレイン４に書込み情報に対応して書込みを行なう
場合は高電圧（＋12V）又は書込み禁止の場合は0Vを印
加し、制御ゲート１に高電圧（＋12V），ソース５に0V
を印加して行なう。書込みを行なう場合はドレイン及び
制御ゲートに高電圧を印加するためにドレイン近傍で発
生したホットエレクトロンが浮遊ゲートに捕獲され、浮
遊ゲートに電子を蓄積し浮遊ゲートの電位を負にする。
ドレインに0Vを印加すると制御ゲートに高電圧（＋12
V）を印加しても浮遊ゲートへの電子の注入は起こらな
い。この動作は広く知られているEPROMの書込み動作と
同じである。このようにして書込み動作を実現する。
次に消去動作について説明する。
消去は制御ゲートに0V,ソース高電圧（＋12V）を印加し
ソースと浮遊ゲートとの間に高電界を発生しＦ−Ｎトン
ネル電流により浮遊ゲートからソースへ電子を引出して
実現する。このときドレインはopen,0V,正電位など、ど
ちらの電位でもかまわない。このようにして書込みまた
は消去したメモリトランジスタの浮遊ゲートの状態（電
位）を制御ゲートに読出し電圧を印加してドレインとソ
ースとの間に流れる電流の有無として検出することによ
り読出し動作を実現する。つまり書込みが行なわれ、浮
遊ゲートの電位が“負”のときは電流が流れず、書込み
が行なわれていない状態又は消去状態では浮遊ゲートの
電位が“正”になり電流が流れる。
ソースと浮遊ゲートとの間に高電界を発生しＦ−Ｎトン
ネル電流により浮遊ゲートからソースへ電子を引出して
実現する。このときドレインはopen,0V,正電位など、ど
ちらの電位でもかまわない。このようにして書込みまた
は消去したメモリトランジスタの浮遊ゲートの状態（電
位）を制御ゲートに読出し電圧を印加してドレインとソ
ースとの間に流れる電流の有無として検出することによ
り読出し動作を実現する。つまり書込みが行なわれ、浮
遊ゲートの電位が“負”のときは電流が流れず、書込み
が行なわれていない状態又は消去状態では浮遊ゲートの
電位が“正”になり電流が流れる。
上述した従来のメモリトランジスタは、消去動作におい
て浮遊ゲートよりソースに電子が放出し、浮遊ゲートの
電位は正電位になるが所望の消去を実現した後も、消去
動作を続けると浮遊ゲートの電位は更に正電位が大きく
なり制御ゲートからみたしきい値電圧は0V以下、つまり
デプレーションになる。この特性を持つメモリトランジ
スタをマトリクス構成する場合通常デジット線にドレイ
ンを共通して複数個並列接続しているが、一方のメモリ
トランジスタを選択して読出す場合に他方のメモリトラ
ンジスタが前記デプレーションであるとすると一方のメ
モリトランジスタ読出しが不可能になるという不具合が
生じる。つまり一方のメモリトランジスタが書込まれて
いて、この情報を読出す動作を所望して一方のメモリト
ランジスタが“off"であるべきものに対して他方のメモ
リトランジスタが並列接続されているためデジット線か
らみた一方のメモリトランジスタの情報は“on"である
と見なされ情報の誤動作を起こす。この不具合を解決す
る手段は次のような事が有る。消去してもメモリトラン
ジスタのしきい値電圧がデプレーションにならないよう
にプロセス製造条件を工夫している。たとえばメモリト
ランジスタの浮遊ゲート直下のチャンネル領域にしきい
値を上げるイオン注入を行ない、メモリトランジスタの
しきい値電圧を4Vに引上げる。このようにすると消去し
てもメモリトランジスタのしきい値電圧は4Vから小さく
なっても0V以下になりにくい。しかしこの方法の欠点と
して選択読出しの時のメモリトランジスタのドレインと
ソースの間に流れる電流が小さい事が挙げられる。つま
り読出し電圧5V,しきい値4V電位差が1Vしかないために
メモリトランジスタのon電流Ionは10MA以下になる。ま
たしきい値を4Vにあげても、消去をやると0V以下になり
にくいが消去を長期的に行なうと0V以下になるという程
度の差でしかなく抜本的な解決策でないという欠点があ
る。以上のようにこのメモリトランジスタにおいて安定
な特性を実現することは困難であるという欠点がある。
て浮遊ゲートよりソースに電子が放出し、浮遊ゲートの
電位は正電位になるが所望の消去を実現した後も、消去
動作を続けると浮遊ゲートの電位は更に正電位が大きく
なり制御ゲートからみたしきい値電圧は0V以下、つまり
デプレーションになる。この特性を持つメモリトランジ
スタをマトリクス構成する場合通常デジット線にドレイ
ンを共通して複数個並列接続しているが、一方のメモリ
トランジスタを選択して読出す場合に他方のメモリトラ
ンジスタが前記デプレーションであるとすると一方のメ
モリトランジスタ読出しが不可能になるという不具合が
生じる。つまり一方のメモリトランジスタが書込まれて
いて、この情報を読出す動作を所望して一方のメモリト
ランジスタが“off"であるべきものに対して他方のメモ
リトランジスタが並列接続されているためデジット線か
らみた一方のメモリトランジスタの情報は“on"である
と見なされ情報の誤動作を起こす。この不具合を解決す
る手段は次のような事が有る。消去してもメモリトラン
ジスタのしきい値電圧がデプレーションにならないよう
にプロセス製造条件を工夫している。たとえばメモリト
ランジスタの浮遊ゲート直下のチャンネル領域にしきい
値を上げるイオン注入を行ない、メモリトランジスタの
しきい値電圧を4Vに引上げる。このようにすると消去し
てもメモリトランジスタのしきい値電圧は4Vから小さく
なっても0V以下になりにくい。しかしこの方法の欠点と
して選択読出しの時のメモリトランジスタのドレインと
ソースの間に流れる電流が小さい事が挙げられる。つま
り読出し電圧5V,しきい値4V電位差が1Vしかないために
メモリトランジスタのon電流Ionは10MA以下になる。ま
たしきい値を4Vにあげても、消去をやると0V以下になり
にくいが消去を長期的に行なうと0V以下になるという程
度の差でしかなく抜本的な解決策でないという欠点があ
る。以上のようにこのメモリトランジスタにおいて安定
な特性を実現することは困難であるという欠点がある。
本発明の半導体装置は、浮遊ゲートを有し電気的に書込
み及び消去可能な絶縁ゲート電界効果型メモリトランジ
スタを有し、該メモリトランジスタと同構成の擬似メモ
リトランジスタ及び該擬似メモリトランジスタのソース
からドレインに流れる電流の有無を検出する電流検出回
路を設け、該擬似メモリトランジスタのドレインに接続
し消去動作時前記メモリトランジスタ及び擬似メモリト
ランジスタのそれぞれのソースに高電圧を印加し、前記
メモリトランジスタの制御ゲートに印加する電圧よりも
前記擬似メモリトランジスタの制御ゲートに印加する電
圧の方を高く設定する消去手段と前記擬似メモリトラン
ジスタのソースからドレインに電流が流れると消去動作
を停止する手段を有している。
み及び消去可能な絶縁ゲート電界効果型メモリトランジ
スタを有し、該メモリトランジスタと同構成の擬似メモ
リトランジスタ及び該擬似メモリトランジスタのソース
からドレインに流れる電流の有無を検出する電流検出回
路を設け、該擬似メモリトランジスタのドレインに接続
し消去動作時前記メモリトランジスタ及び擬似メモリト
ランジスタのそれぞれのソースに高電圧を印加し、前記
メモリトランジスタの制御ゲートに印加する電圧よりも
前記擬似メモリトランジスタの制御ゲートに印加する電
圧の方を高く設定する消去手段と前記擬似メモリトラン
ジスタのソースからドレインに電流が流れると消去動作
を停止する手段を有している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。浮
遊ゲートを有し電気的に書込み及び消去可能な絶縁ゲー
ト電界効果型メモリトランジスタM1と同構成の擬似メモ
リトランジスタMd1およびMd1のソースからドレインに流
れる電流の有無を検出する電流検出回路A2を設け、この
回路をMd1のドレインに接続して、消費動作時M1とMd1の
ソースに高電圧VSを印加するソース電圧回路とM1の制御
ゲートに印加する電圧VX（0V）よりもMd1の制御ゲート
に印加する電圧VR（2V）を高くするための擬似制御ゲー
ト電圧回路と、Md1のソースからドレインに電流が流れ
ると消去停止信号Vstopが“L"→“H"になり消去信号発
生回路を停止して消去動作を停止する手段とを設ける。
またM1,Md1のドレインには書込みを実現するための書込
み回路をそれぞれ接続する。またM1の読出し動作を実現
するためにセンスアンプ回路A1をM1のドレインに接続す
る。消去信号発生回路出力VEは消去信号Erase及びVstop
を入力とする。
遊ゲートを有し電気的に書込み及び消去可能な絶縁ゲー
ト電界効果型メモリトランジスタM1と同構成の擬似メモ
リトランジスタMd1およびMd1のソースからドレインに流
れる電流の有無を検出する電流検出回路A2を設け、この
回路をMd1のドレインに接続して、消費動作時M1とMd1の
ソースに高電圧VSを印加するソース電圧回路とM1の制御
ゲートに印加する電圧VX（0V）よりもMd1の制御ゲート
に印加する電圧VR（2V）を高くするための擬似制御ゲー
ト電圧回路と、Md1のソースからドレインに電流が流れ
ると消去停止信号Vstopが“L"→“H"になり消去信号発
生回路を停止して消去動作を停止する手段とを設ける。
またM1,Md1のドレインには書込みを実現するための書込
み回路をそれぞれ接続する。またM1の読出し動作を実現
するためにセンスアンプ回路A1をM1のドレインに接続す
る。消去信号発生回路出力VEは消去信号Erase及びVstop
を入力とする。
次に消去動作のフローについて説明する。初期状態とし
て、メモリトランジスタM1とMd1は書込まれており、メ
モリトランジスタのしきい値電圧VTは＋8Vとなっている
とする。次に消去信号Eraseが“L"→“H"になり消去動
作を開始するとVEは“L"→“H",VSは0V→＋15V,VX＝0V,
VR＝2VになりM1のソースに15V,制御ゲートに0V,Md1のソ
ースに＋15V制御ゲートに＋2Vが印加されM1,Md1は消去
を開始する。M1とMd1のそれぞれの浮遊ゲートに蓄積さ
れている電子がソースに流れ出し、VTは8Vから低下して
0Vに近ずく。この時Md1の制御ゲートに2Vの電圧が印加
されているため、Md1のVTが2V以下になるとMd1が“on"
してMd1のソースからドレインへ電流が流れ始め、この
電流をA2が検出する。これによりA2は出力Vstopを“L"
→“H"にして消去信号発生回路を駆動して、VEを“H"→
“L"に制御する。VEが“L"になることにより消去動作を
停止し、これによりVSが15V→0Vに変化する。このA1の
働きによりM1とMd1のVTはそれぞれ2Vで消去を完了し、
消去動作を行なうと常にVTは2Vに設定でき、VTは０以下
にならない。
て、メモリトランジスタM1とMd1は書込まれており、メ
モリトランジスタのしきい値電圧VTは＋8Vとなっている
とする。次に消去信号Eraseが“L"→“H"になり消去動
作を開始するとVEは“L"→“H",VSは0V→＋15V,VX＝0V,
VR＝2VになりM1のソースに15V,制御ゲートに0V,Md1のソ
ースに＋15V制御ゲートに＋2Vが印加されM1,Md1は消去
を開始する。M1とMd1のそれぞれの浮遊ゲートに蓄積さ
れている電子がソースに流れ出し、VTは8Vから低下して
0Vに近ずく。この時Md1の制御ゲートに2Vの電圧が印加
されているため、Md1のVTが2V以下になるとMd1が“on"
してMd1のソースからドレインへ電流が流れ始め、この
電流をA2が検出する。これによりA2は出力Vstopを“L"
→“H"にして消去信号発生回路を駆動して、VEを“H"→
“L"に制御する。VEが“L"になることにより消去動作を
停止し、これによりVSが15V→0Vに変化する。このA1の
働きによりM1とMd1のVTはそれぞれ2Vで消去を完了し、
消去動作を行なうと常にVTは2Vに設定でき、VTは０以下
にならない。
以上説明したように本発明は擬似メモリトランジスタと
電流検出回路と該回路出力により消去動作を停止する手
段を設けることにより、消去時メモリトランジスタのし
きい値電圧を安定に設定でき、しきい値電圧を“負”に
することによる弊害を取除くことが可能にできる効果が
ある。
電流検出回路と該回路出力により消去動作を停止する手
段を設けることにより、消去時メモリトランジスタのし
きい値電圧を安定に設定でき、しきい値電圧を“負”に
することによる弊害を取除くことが可能にできる効果が
ある。
第１図は本発明の実施例のブロック図、第２図は本発明
に使用するメモリトランジスタの構造断面図である。 １……制御ゲート、２……浮遊ゲート、３……絶縁膜、
4,5……ドレイン，ソース、６……半導体基板。
に使用するメモリトランジスタの構造断面図である。 １……制御ゲート、２……浮遊ゲート、３……絶縁膜、
4,5……ドレイン，ソース、６……半導体基板。
Claims (1)
- 【請求項１】浮遊ゲートを有し、電気的に書込み及び消
去可能な絶縁ゲート電界効果型メモリトランジスタをメ
モリ素子とする半導体装置において、前記メモリ素子と
同構成の擬似メモリ素子および該擬似メモリ素子のソー
スからドレインに流れる電流の有無を検出する電流検出
回路を設け該回路を該擬似メモリ素子のドレインに接続
して、消去動作時前記メモリ素子と前記擬似メモリ素子
のそれぞれのソースに高電圧を印加し、前記メモリ素子
の制御ゲートに印加する電圧よりも前記擬似メモリ素子
の制御ゲートに印加する電圧の方を高く設定する消去手
段と前記擬似メモリ素子のソースからドレインに電流が
流れると前記電流検出回路により消去動作を停止する手
段を設けることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26652788A JPH0758595B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26652788A JPH0758595B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113495A JPH02113495A (ja) | 1990-04-25 |
| JPH0758595B2 true JPH0758595B2 (ja) | 1995-06-21 |
Family
ID=17432128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26652788A Expired - Fee Related JPH0758595B2 (ja) | 1988-10-21 | 1988-10-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758595B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57120296A (en) * | 1981-01-19 | 1982-07-27 | Toshiba Corp | Semiconductor storage device |
| JPH0736275B2 (ja) * | 1985-12-20 | 1995-04-19 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
-
1988
- 1988-10-21 JP JP26652788A patent/JPH0758595B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113495A (ja) | 1990-04-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |