JPH0736423B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0736423B2 JPH0736423B2 JP2248345A JP24834590A JPH0736423B2 JP H0736423 B2 JPH0736423 B2 JP H0736423B2 JP 2248345 A JP2248345 A JP 2248345A JP 24834590 A JP24834590 A JP 24834590A JP H0736423 B2 JPH0736423 B2 JP H0736423B2
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- JP
- Japan
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- capacitor
- trench
- conductive layer
- manufacturing
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に、メモリ素
子のキャパシター製造工程中に生ずる欠陥を極小化しう
る半導体装置の製造方法に関するものである。
子のキャパシター製造工程中に生ずる欠陥を極小化しう
る半導体装置の製造方法に関するものである。
最近、半導体製造技術の発達とメモリ素子の応用分野が
広がって行くにつれ、大容量のメモリ素子の開発を進め
ているが、特に一つのメモリセルを一つのキャパシター
と一つのトランジスタより構成することによる高集積化
に有利なDRAM（Dynamic Random Access Memory）の開発
が注目されている。
広がって行くにつれ、大容量のメモリ素子の開発を進め
ているが、特に一つのメモリセルを一つのキャパシター
と一つのトランジスタより構成することによる高集積化
に有利なDRAM（Dynamic Random Access Memory）の開発
が注目されている。
このDRAMは集積度の向上のため、従来のプレーナ（plan
ar）形キャパシターセルから三次元的な構造に発展した
が、これらはメモリセルの構造によりスタック（stac
k）形キャパシターセルと、トレンチ（trench）形キャ
パシターセルとに大別されうる。
ar）形キャパシターセルから三次元的な構造に発展した
が、これらはメモリセルの構造によりスタック（stac
k）形キャパシターセルと、トレンチ（trench）形キャ
パシターセルとに大別されうる。
まず、トレンチ形キャパシターはシリコン基板を異方性
エッチングして、その広くなった壁面をキャパシター領
域で使用するもので、狭い領域で十分なキャパシター蓄
積容量を保つことができ、平坦化面でも後述するスタッ
ク形キャパシターより有利である。
エッチングして、その広くなった壁面をキャパシター領
域で使用するもので、狭い領域で十分なキャパシター蓄
積容量を保つことができ、平坦化面でも後述するスタッ
ク形キャパシターより有利である。
しかし、α粒子によるソフトエラー（soft error）の問
題とスケーリングダウン（scaling down）作業の進行に
よるトレンチ間の濡れ電流はキャパシター形成におい
て、大きな問題となる。
題とスケーリングダウン（scaling down）作業の進行に
よるトレンチ間の濡れ電流はキャパシター形成におい
て、大きな問題となる。
これに比べて、スタック形キャパシターはシリコン基板
面上側にキャパシターを形成するもので、拡散領域が狭
くソフトエラーに強く、工程も比較的簡単であるという
長所はあるが、トランジスタ上に積層したキャパシター
構造のため、激しい段差問題と誘導体膜成長技術におい
て問題があった。
面上側にキャパシターを形成するもので、拡散領域が狭
くソフトエラーに強く、工程も比較的簡単であるという
長所はあるが、トランジスタ上に積層したキャパシター
構造のため、激しい段差問題と誘導体膜成長技術におい
て問題があった。
上記の３次元的な構造のキャパシターをサブ−ハーフ−
ミクロン（sub−half−micron）領域に近接した超高集
積度メモリ素子に適用する、キャパシター基板層のトポ
ーグラフィ（topo−graphy）の大きいスタック形或はス
タック−トレンチ併合型キャパシターが提案されはてい
る。
ミクロン（sub−half−micron）領域に近接した超高集
積度メモリ素子に適用する、キャパシター基板層のトポ
ーグラフィ（topo−graphy）の大きいスタック形或はス
タック−トレンチ併合型キャパシターが提案されはてい
る。
このスタック−トレンチ併合型キャパシターの製造工程
は第２図Ａから第２図Ｅに図示されている。
は第２図Ａから第２図Ｅに図示されている。
第２図Ａは、半導体基板100上にトランジスタ及びトレ
ンチ６の形成工程を図示したものである。
ンチ６の形成工程を図示したものである。
まず、半導体基板100上にフィールド酸化膜101を成長さ
せてアクティブ領域を限定する。前記アクティブ領域上
にメモリセルの構成要素であるトランジスタのゲート電
極１、ソース領域２及びドレーン領域３を形成し、更に
前記フィールド酸化膜101の所定部分に隣接するメモリ
セルのゲート電極と連結される第１導電層４、例えば不
純物がドーピングされた第１多結晶シリコン層を形成
し、前述した構造の全体表面上に1500Å〜1800Å程度の
絶縁層５、例えばHOT（High Tem perature Qxide）膜を
形成する。前記ソース領域２上部の絶縁層５上にマスク
を適用して前記ソース領域２の部分が露出されるように
開口を形成し、この開口の形成された絶縁層５を利用し
てトレンチ６を形成する。
せてアクティブ領域を限定する。前記アクティブ領域上
にメモリセルの構成要素であるトランジスタのゲート電
極１、ソース領域２及びドレーン領域３を形成し、更に
前記フィールド酸化膜101の所定部分に隣接するメモリ
セルのゲート電極と連結される第１導電層４、例えば不
純物がドーピングされた第１多結晶シリコン層を形成
し、前述した構造の全体表面上に1500Å〜1800Å程度の
絶縁層５、例えばHOT（High Tem perature Qxide）膜を
形成する。前記ソース領域２上部の絶縁層５上にマスク
を適用して前記ソース領域２の部分が露出されるように
開口を形成し、この開口の形成された絶縁層５を利用し
てトレンチ６を形成する。
第２図Ｂは、キャパシターの第１電極で使われる第２導
電層７の形成工程を図示したもので、前記トレンチ６内
面と絶縁層５上にキャパシターの第１電極で使われる第
２電導層７、例えば不純物がドーピングされた第２多結
晶シリコン層を低圧化学気相蒸気（Low Pressure Chemi
cal Vapor De−position:LPCVD）方法を用いて1000Å〜
2000Å程度の厚さて形成する。
電層７の形成工程を図示したもので、前記トレンチ６内
面と絶縁層５上にキャパシターの第１電極で使われる第
２電導層７、例えば不純物がドーピングされた第２多結
晶シリコン層を低圧化学気相蒸気（Low Pressure Chemi
cal Vapor De−position:LPCVD）方法を用いて1000Å〜
2000Å程度の厚さて形成する。
第２図Ｃは、フォトレジストパターンPRの形成工程を図
示したもので、前記第２導電層７上にフォトレジスト塗
布、マスク露光、現象などの通常的な写真蝕刻を経て、
第２図Ｃに図示されるようなフォトレジストパターンPR
を形成する。この際、前記フォトレジストがトレンチ６
内部の狭くて深い領域に浸透されることがわかる。
示したもので、前記第２導電層７上にフォトレジスト塗
布、マスク露光、現象などの通常的な写真蝕刻を経て、
第２図Ｃに図示されるようなフォトレジストパターンPR
を形成する。この際、前記フォトレジストがトレンチ６
内部の狭くて深い領域に浸透されることがわかる。
第２図Ｄは、第１電極パターン7aの形成工程を図示した
もので、前記フォトレジストパターンPRを適用して第２
導電層７をエッチングすることによりキャパシターの第
１電極パターン7aを形成する。
もので、前記フォトレジストパターンPRを適用して第２
導電層７をエッチングすることによりキャパシターの第
１電極パターン7aを形成する。
第２図Ｅは、前記第２図Ｄに示した工程以後において、
フォトレジストパターンPRを除去する工程を図示したも
ので、第２図Ｅに示した工程以後前記第１電極パターン
7a上に誘電体膜と第３導電層を順次に形成してスタック
−トレンチ併合型キャパシターを完成する。
フォトレジストパターンPRを除去する工程を図示したも
ので、第２図Ｅに示した工程以後前記第１電極パターン
7a上に誘電体膜と第３導電層を順次に形成してスタック
−トレンチ併合型キャパシターを完成する。
しかしながら、従来のスタック−トレンチ併合型キャパ
シターの製造方法ではキャパシターの第１電極で使用さ
れる第２導電層を形成した後、写真蝕刻工程により第１
電極パターンを形成するが、この際、写真蝕刻工程に使
用されるフォトレジストパターンのフォトレジストがト
レンチ内部の狭くて深い領域に覆われるため、前記フォ
トレジストパターンを適用して第１電極パターンを形成
した後、前記フォトレジストパターンを除去するとき、
フォトレジストが完全に除去されなくトレンチ内部の第
２導電層に付着し、以後の誘電体膜形成時に均一の誘電
体膜を形成しにくくなり、また、この誘電体膜上に第３
導電層を沈積してキャパシターを形成する場合、キャパ
シターの信頼度及び電気的特性を低下させるという問題
点があった。
シターの製造方法ではキャパシターの第１電極で使用さ
れる第２導電層を形成した後、写真蝕刻工程により第１
電極パターンを形成するが、この際、写真蝕刻工程に使
用されるフォトレジストパターンのフォトレジストがト
レンチ内部の狭くて深い領域に覆われるため、前記フォ
トレジストパターンを適用して第１電極パターンを形成
した後、前記フォトレジストパターンを除去するとき、
フォトレジストが完全に除去されなくトレンチ内部の第
２導電層に付着し、以後の誘電体膜形成時に均一の誘電
体膜を形成しにくくなり、また、この誘電体膜上に第３
導電層を沈積してキャパシターを形成する場合、キャパ
シターの信頼度及び電気的特性を低下させるという問題
点があった。
本発明は上記に鑑みてなされたものであって、トレンチ
内面とトランジスタ上に第２導電層を塗布した後、キャ
パシターの第１電極パターン形成時、前記第２導電層を
写真蝕刻工程中に露出しないようにして、第１電極パタ
ーンのフォトレジスト汚染を防止して良質の誘電体膜を
形成し、キャパシターの信頼度及び電気的特性の向上を
図ることを目的とする。
内面とトランジスタ上に第２導電層を塗布した後、キャ
パシターの第１電極パターン形成時、前記第２導電層を
写真蝕刻工程中に露出しないようにして、第１電極パタ
ーンのフォトレジスト汚染を防止して良質の誘電体膜を
形成し、キャパシターの信頼度及び電気的特性の向上を
図ることを目的とする。
本発明は上記の目的を達成するため、スタック−トレン
チ併合型キャパシターを具備する半導体装置の製造方法
において、トレンチ内面とトランジスタ上にキャパシタ
ーの第１電極で使用される導電層を形成し、前記トレン
チ内部を平坦化させるために平坦化層を形成する第１工
程と、前記導電層の電極パターンを形成するために前記
平坦化層上にフォトレジストパターンを形成する第２工
程と、前記フォトレジストパターンを使用して前記平坦
化層を蝕刻する第３工程と、前記第３工程以後前記導電
層を蝕刻する第４工程と、前記フォトレジストパターン
を除去する第５工程と、前記平坦化層を除去する第６工
程とを具備する半導体装置の製造方法を提供するもので
ある。
チ併合型キャパシターを具備する半導体装置の製造方法
において、トレンチ内面とトランジスタ上にキャパシタ
ーの第１電極で使用される導電層を形成し、前記トレン
チ内部を平坦化させるために平坦化層を形成する第１工
程と、前記導電層の電極パターンを形成するために前記
平坦化層上にフォトレジストパターンを形成する第２工
程と、前記フォトレジストパターンを使用して前記平坦
化層を蝕刻する第３工程と、前記第３工程以後前記導電
層を蝕刻する第４工程と、前記フォトレジストパターン
を除去する第５工程と、前記平坦化層を除去する第６工
程とを具備する半導体装置の製造方法を提供するもので
ある。
本発明による半導体装置の製造方法は、トレンチ内面と
トランジスタ上にキャパシターの第１電極で使用される
導電層を形成し、トレンチ内部を平坦化させるために平
坦化層を形成し（第１工程）、導電層の電極パターンを
形成するために平坦化層上にフォトレジストパターンを
形成し（第２工程）、フォトレジストパターンを使用し
て平坦化層を蝕刻し（第３工程）、第３工程以後、導電
層を蝕刻し（第４工程）、フォトレジストパターンを除
去し（第５工程）、平坦化層を除去する（第６工程）も
のである。
トランジスタ上にキャパシターの第１電極で使用される
導電層を形成し、トレンチ内部を平坦化させるために平
坦化層を形成し（第１工程）、導電層の電極パターンを
形成するために平坦化層上にフォトレジストパターンを
形成し（第２工程）、フォトレジストパターンを使用し
て平坦化層を蝕刻し（第３工程）、第３工程以後、導電
層を蝕刻し（第４工程）、フォトレジストパターンを除
去し（第５工程）、平坦化層を除去する（第６工程）も
のである。
以下、添付した図面を参照して本発明を説明する。
第１図Ａから第１図Ｆは、本発明によるスタック−トレ
ンチ併合型キャパシターの製造工程を図示した一実施例
の一部分工程説明図である。
ンチ併合型キャパシターの製造工程を図示した一実施例
の一部分工程説明図である。
第１図Ａ以前の工程は前記第２図Ａ及び第２図Ｂの工程
と同一である。
と同一である。
第１図Ａは、平坦化層８の形成工程を図示したもので、
前記第２図Ｂの工程以後、平坦化層８、例えばSOG（Spi
n On Glass）膜をスピンコーティングして前記トレンチ
６内部を平坦化させる。
前記第２図Ｂの工程以後、平坦化層８、例えばSOG（Spi
n On Glass）膜をスピンコーティングして前記トレンチ
６内部を平坦化させる。
第１図Ｂは、フォトレジストパターンPRの形成工程を図
示したもので、前記SOG膜８上にフォトレジスト塗布、
マスク露光、現像などの工程を経て、第１図Ｂに図示さ
れるようなフォトレジストパターンPRを形成する。この
際、前記フォトレジストパターンPRはSOG膜８により前
記トレンチ６内部の第２導電層７と接触しない。
示したもので、前記SOG膜８上にフォトレジスト塗布、
マスク露光、現像などの工程を経て、第１図Ｂに図示さ
れるようなフォトレジストパターンPRを形成する。この
際、前記フォトレジストパターンPRはSOG膜８により前
記トレンチ６内部の第２導電層７と接触しない。
第１図Ｃは、前記SOG膜８の蝕刻工程を図示したもの
で、前記フォトレジストパターンPRを適用して乾式蝕刻
工程が終了すると、以後にキャパシターの第１電極パタ
ーンとなる第２導電層部分のSOG膜8aを除いたSOG膜８が
蝕刻される。この際、湿式蝕刻工程を通してSOG膜８の
一部分を蝕刻することもできる。
で、前記フォトレジストパターンPRを適用して乾式蝕刻
工程が終了すると、以後にキャパシターの第１電極パタ
ーンとなる第２導電層部分のSOG膜8aを除いたSOG膜８が
蝕刻される。この際、湿式蝕刻工程を通してSOG膜８の
一部分を蝕刻することもできる。
第１図Ｄは、第１電極パターン7aの形成工程を図示した
もので、前記フォトレジストパターンPRと限定されたSO
G膜8aを、マスクを使用して第２導電層７をエッチング
することによって、キャパシターの第１電極パターン7a
を形成する。
もので、前記フォトレジストパターンPRと限定されたSO
G膜8aを、マスクを使用して第２導電層７をエッチング
することによって、キャパシターの第１電極パターン7a
を形成する。
第１図Ｅは、前記第１図Ｄに示した工程以後、前記第１
電極パターン形成時にマスクを使用したフォトレジスト
パターンPRの除去工程を示したものである。
電極パターン形成時にマスクを使用したフォトレジスト
パターンPRの除去工程を示したものである。
第１図Ｆは、前記第１図Ｅの平坦化層（SOG膜）8aを除
去する工程を図示したもので、前記第１図Ｅに示した工
程以後、湿式蝕刻工程を通して前記SOG膜8aを除去する
ことにより、フォトレジストと接触しないキャパシター
の第１電極パターン7aを完成する。この第１図Ｆに示し
た工程以後、前記第１電極パターン7a上に誘電体膜と第
３導電層を順次に形成してスタック−トレンチ併合型キ
ャパシターを完成する。
去する工程を図示したもので、前記第１図Ｅに示した工
程以後、湿式蝕刻工程を通して前記SOG膜8aを除去する
ことにより、フォトレジストと接触しないキャパシター
の第１電極パターン7aを完成する。この第１図Ｆに示し
た工程以後、前記第１電極パターン7a上に誘電体膜と第
３導電層を順次に形成してスタック−トレンチ併合型キ
ャパシターを完成する。
以上、説明したように本発明による半導体装置の製造方
法によれば、キャパシターの第１電極パターンは、まず
トレンチ内面とトランジスタ上にキャパシターの第１電
極で使用される第２導電層を形成し、この第２導電層上
に平坦化層を使用して平坦化させた後、写真蝕刻工程に
よりそのパターンを形成するので、従来第２導電層上に
フォトレジストパターンを直接に使用して第１電極パタ
ーンを形成するとき、トレンチ内部の狭くて深い領域に
前記フォトレジストパターンのフォトレジストが覆われ
て前記第１電極パターン形成後、フォトレジストパター
ン除去時、前記トレンチ内部のフォトレジストは完全に
除去されずに第１電極パターンの第２電極層を汚染する
ことを防止できる。即ち、キャパシターの第１電極パタ
ーンが写真蝕刻工程中に露出しないように第２導電層と
フォトレジストパターンとの間に平坦化層を形成させる
ことによって、前記第１電極パターンのフォトレジスト
汚染を防止して良質の誘電体膜を形成する。
法によれば、キャパシターの第１電極パターンは、まず
トレンチ内面とトランジスタ上にキャパシターの第１電
極で使用される第２導電層を形成し、この第２導電層上
に平坦化層を使用して平坦化させた後、写真蝕刻工程に
よりそのパターンを形成するので、従来第２導電層上に
フォトレジストパターンを直接に使用して第１電極パタ
ーンを形成するとき、トレンチ内部の狭くて深い領域に
前記フォトレジストパターンのフォトレジストが覆われ
て前記第１電極パターン形成後、フォトレジストパター
ン除去時、前記トレンチ内部のフォトレジストは完全に
除去されずに第１電極パターンの第２電極層を汚染する
ことを防止できる。即ち、キャパシターの第１電極パタ
ーンが写真蝕刻工程中に露出しないように第２導電層と
フォトレジストパターンとの間に平坦化層を形成させる
ことによって、前記第１電極パターンのフォトレジスト
汚染を防止して良質の誘電体膜を形成する。
従って、キャパシターの信頼度及び電気的特性の向上を
図ることができる。
図ることができる。
第１図Ａから第１図Ｆは本発明によるスタック−トレン
チ併合型キャパシターの製造工程を示した一実施例の一
部分工程説明図、第２図Ａから第２図Ｅは従来のスタッ
ク−トレンチ併合型キャパシターの製造工程を示した一
部分工程説明図である。 符号の説明 100……半導体基板 101……フィールド酸化膜 １……ゲート電極、２……ソース領域 ３……ドレーン領域 ４……第１導電層（第１多結晶シリコン層） ５……絶縁層、６……トレンチ ７……第２導電層（第２多結晶シリコン層） 7a……第１電極パターン ８……平坦化層（SOG膜） PR……フォトレジストパターン
チ併合型キャパシターの製造工程を示した一実施例の一
部分工程説明図、第２図Ａから第２図Ｅは従来のスタッ
ク−トレンチ併合型キャパシターの製造工程を示した一
部分工程説明図である。 符号の説明 100……半導体基板 101……フィールド酸化膜 １……ゲート電極、２……ソース領域 ３……ドレーン領域 ４……第１導電層（第１多結晶シリコン層） ５……絶縁層、６……トレンチ ７……第２導電層（第２多結晶シリコン層） 7a……第１電極パターン ８……平坦化層（SOG膜） PR……フォトレジストパターン
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 27/108 Ｈ０１Ｌ 21/302 Ｈ 8832−4Ｍ 27/04 Ｃ
Claims (6)
- 【請求項１】スタック−トレンチ併合形キャパシター
（capacitor）を具備する半導体装置の製造方法におい
て、 トレンチ内面とトランジスタ上にキャパシターの第１電
極で使用される導電層を形成し、前記トレンチ内部を平
坦化させるために平坦化層を形成する第１工程と、 前記導電層の電極パターンを形成するために前記平坦化
層上にフォトレジストパターン（photo resist patter
n）を形成する第２工程と、 前記フォトレジストパターンを使って前記平坦化層を蝕
刻する第３工程と、 前記第３工程以後、前記導電層を蝕刻する第４工程と、 前記フォトレジストパターンを除去する第５工程と、 前記平坦化層を除去する第６工程とを具備することを特
徴とする半導体装置の製造方法。 - 【請求項２】前記請求項１において、 前記導電層は不純物がドーピングされた多結晶シリコン
層よりなることを特徴とする半導体装置の製造方法。 - 【請求項３】前記請求項１において、 前記平坦化層はSOG膜をスピンコーティングして形成さ
れることを特徴とする半導体装置の製造方法。 - 【請求項４】前記請求項１において、 前記第３工程は乾式蝕刻工程によることを特徴とする半
導体装置の製造方法。 - 【請求項５】前記請求項１において、 前記第３工程は湿式蝕刻工程によることを特徴とする半
導体装置の製造方法。 - 【請求項６】前記請求項１において、 前記第６工程は湿式蝕刻工程によることを特徴とする半
導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900012098A KR930001418B1 (ko) | 1990-08-07 | 1990-08-07 | 반도체 장치의 제조방법 |
| KR90-12098 | 1990-08-07 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0491468A JPH0491468A (ja) | 1992-03-24 |
| JPH0736423B2 true JPH0736423B2 (ja) | 1995-04-19 |
Family
ID=19302088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248345A Expired - Fee Related JPH0736423B2 (ja) | 1990-08-07 | 1990-09-18 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5234854A (ja) |
| JP (1) | JPH0736423B2 (ja) |
| KR (1) | KR930001418B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110017A (ja) * | 1991-10-18 | 1993-04-30 | Hitachi Ltd | 半導体装置とその製造方法 |
| GB2318681B (en) * | 1996-10-22 | 2001-08-29 | United Microelectronics Corp | Silicon on insulator (soi) dram cell structure and process |
| US5909619A (en) * | 1998-02-04 | 1999-06-01 | Vanguard International Semiconductor Corporation | Method for forming a DRAM cell and array to store two-bit data |
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| JP3307370B2 (ja) * | 1999-07-16 | 2002-07-24 | 日本電気株式会社 | 半導体製造装置用治具及びその使用方法 |
| JP2001352037A (ja) * | 2000-06-08 | 2001-12-21 | Sony Corp | 半導体装置の製造方法 |
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| US4944682A (en) * | 1988-10-07 | 1990-07-31 | International Business Machines Corporation | Method of forming borderless contacts |
| US4885262A (en) * | 1989-03-08 | 1989-12-05 | Intel Corporation | Chemical modification of spin-on glass for improved performance in IC fabrication |
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