JPH0456265A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0456265A JPH0456265A JP2167176A JP16717690A JPH0456265A JP H0456265 A JPH0456265 A JP H0456265A JP 2167176 A JP2167176 A JP 2167176A JP 16717690 A JP16717690 A JP 16717690A JP H0456265 A JPH0456265 A JP H0456265A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ダイナミック・ランダム・アクセス・メモリ
ー（以下ＤＲＡＭと称する）のスタック型セルの電荷蓄
積部を対象とする半導体装置の製造方法に関する。
ー（以下ＤＲＡＭと称する）のスタック型セルの電荷蓄
積部を対象とする半導体装置の製造方法に関する。
従来の技術
大容量のＤＲＡＭを実現するために種々のメモリーセル
構造が提案されている。電荷蓄積部を読み出し、トラン
ジスタの上部に積み上げた構造のスタック型メモリーセ
ルもそれらの一つである。
構造が提案されている。電荷蓄積部を読み出し、トラン
ジスタの上部に積み上げた構造のスタック型メモリーセ
ルもそれらの一つである。
スタック型のメモリーセルでは電荷蓄積部の表面積を増
やすために色々な工夫がなされている。
やすために色々な工夫がなされている。
第３図は６４メガビツト用として発表（ダブル。
ワカミャ 他、ヴイ・エル・ニス・アイ シンポジュウ
ム テクニカルダイジェスト（Ｗ、 Ｗａｋａｍｉｙａ
ｅｔ ａｌ、ＶＬＳＩ Ｓｙｍｐ、Ｔｅｃｈ、Ｄｉｇ、
） 、 ］）６９ （１９８９） ）された電荷蓄積
部の製造方法を示したものである。
ム テクニカルダイジェスト（Ｗ、 Ｗａｋａｍｉｙａ
ｅｔ ａｌ、ＶＬＳＩ Ｓｙｍｐ、Ｔｅｃｈ、Ｄｉｇ、
） 、 ］）６９ （１９８９） ）された電荷蓄積
部の製造方法を示したものである。
この従来の製造方法を簡単に説明すると、まず第３図＋
ａ＋に示すように、シリコン基板３１上に形成された層
間絶縁膜３２の上に第１のポリシリコン膜３３を形成す
る。この第１のポリシリコン膜３３は層間絶縁膜３２に
形成された開口を通してシリコン基板３１と接続されて
いる。
ａ＋に示すように、シリコン基板３１上に形成された層
間絶縁膜３２の上に第１のポリシリコン膜３３を形成す
る。この第１のポリシリコン膜３３は層間絶縁膜３２に
形成された開口を通してシリコン基板３１と接続されて
いる。
次に第１のポリシリコン膜３３上にＣＶＤ膜３４を形成
し、さらに第３図（ｂｌに示すように、ＣＶＤ膜３４に
開口３５を形成し、続いて第２のポリシリコン膜３６を
形成する。
し、さらに第３図（ｂｌに示すように、ＣＶＤ膜３４に
開口３５を形成し、続いて第２のポリシリコン膜３６を
形成する。
次に、フォトレジスト膜３７を第２のポリシリコン膜３
６上に塗布し、周知のエッチバック法にて、ＣＶＤ膜３
膜上４上２のポリシリコン膜３６を除去する。第３図（
Ｃ１はこの状態を示している。
６上に塗布し、周知のエッチバック法にて、ＣＶＤ膜３
膜上４上２のポリシリコン膜３６を除去する。第３図（
Ｃ１はこの状態を示している。
最後に、開口３５内に残存するフォトレジスト膜３７と
、ＣＶＤ膜３４を除去することによって第３図（ｄｌに
示したスタック型メモリーセルの電荷蓄積部が完成する
。
、ＣＶＤ膜３４を除去することによって第３図（ｄｌに
示したスタック型メモリーセルの電荷蓄積部が完成する
。
発明が解決しようとする課題
しかしながら、第３図で示した従来の製造方法では、同
図（ｂｌに示したように、開口３５を形成する際に第１
のポリシリコン膜３３に対して合わせマージン（ｊ！ｍ
）が必要となる。このため、従来の製造方法では、メモ
リーセルのさらなる微細化に対処できないという課題を
有していた。
図（ｂｌに示したように、開口３５を形成する際に第１
のポリシリコン膜３３に対して合わせマージン（ｊ！ｍ
）が必要となる。このため、従来の製造方法では、メモ
リーセルのさらなる微細化に対処できないという課題を
有していた。
課題を解決するための手段
本発明は上記課題を解決するためになされたものであり
、ポリシリコン膜からなる導電体上の所望領域にシリコ
ン酸化膜からなる第１の下地保護膜を形成する工程と、
同第１の下地保護膜の側壁部と導電体の表面に接して窒
化シリコン膜からなる第２の下地保護膜を形成する工程
と、同工程を少なくとも１回以上繰り返して導電体の表
面に第１の下地保護膜と第２の下地保護膜を交互に形成
する工程と、第１の下地保護膜と第２の下地保護膜をマ
スクにして導電体をエツチングする工程と、第１の下地
保護膜または第２の下地保護膜のいずれか一方を除去し
て導電体の表面の一部分を露出させる工程と、この後残
存する第１または第２の下地保護膜をマスクにして露出
した導電体の一部分をエーツチングする工程から構成さ
れている。
、ポリシリコン膜からなる導電体上の所望領域にシリコ
ン酸化膜からなる第１の下地保護膜を形成する工程と、
同第１の下地保護膜の側壁部と導電体の表面に接して窒
化シリコン膜からなる第２の下地保護膜を形成する工程
と、同工程を少なくとも１回以上繰り返して導電体の表
面に第１の下地保護膜と第２の下地保護膜を交互に形成
する工程と、第１の下地保護膜と第２の下地保護膜をマ
スクにして導電体をエツチングする工程と、第１の下地
保護膜または第２の下地保護膜のいずれか一方を除去し
て導電体の表面の一部分を露出させる工程と、この後残
存する第１または第２の下地保護膜をマスクにして露出
した導電体の一部分をエーツチングする工程から構成さ
れている。
作用
この構成によって、スタック型メモリーセルの電荷蓄積
部の表面にセルファラインで凹凸を形成できるので、Ｄ
ＲＡＭのキャパシタの容量を拡大することが可能となる
。
部の表面にセルファラインで凹凸を形成できるので、Ｄ
ＲＡＭのキャパシタの容量を拡大することが可能となる
。
実施例
以下本発明の一実施例における半導体装置の製造方法を
スタック型メモリーセルの電荷蓄積部の下部電極の形成
方法を用いた例について、第１図（ａｌ〜（（イ）の工
程順断面図とともに説明する。
スタック型メモリーセルの電荷蓄積部の下部電極の形成
方法を用いた例について、第１図（ａｌ〜（（イ）の工
程順断面図とともに説明する。
まず、第１図（ａ）に示すように９、シリコン基板１上
に形成声れた開口を有する層間絶縁膜２上に膜厚的１．
２μｍのポリシリコン膜３を周知の減圧ＣＶＤ法で形成
し、次に膜厚的４００ｎｍの第１の酸化膜（ＳｉＯ＝膜
）４を周知のＣＶＤ法で形成する。さらに、第１の酸化
膜４上の所望領域に幅約０．６μｍ程度のフォトレジス
ト膜５を通常のフォトリソグラフィー法によって形成す
る。次にフォトレジスト膜５をマスクにして、周知の反
応性イオンエツチング法にて第１の酸化膜４を除去する
。
に形成声れた開口を有する層間絶縁膜２上に膜厚的１．
２μｍのポリシリコン膜３を周知の減圧ＣＶＤ法で形成
し、次に膜厚的４００ｎｍの第１の酸化膜（ＳｉＯ＝膜
）４を周知のＣＶＤ法で形成する。さらに、第１の酸化
膜４上の所望領域に幅約０．６μｍ程度のフォトレジス
ト膜５を通常のフォトリソグラフィー法によって形成す
る。次にフォトレジスト膜５をマスクにして、周知の反
応性イオンエツチング法にて第１の酸化膜４を除去する
。
次に第１図（ｂｌに示すように、フォトレジスト膜５を
周知の方法で除去し、ポリシリコン膜３および第１の酸
化膜４上に、膜厚的２５０ｎｍの第１の窒化シリコン膜
６を周知の減圧ＣＶＤ法で形成する。
周知の方法で除去し、ポリシリコン膜３および第１の酸
化膜４上に、膜厚的２５０ｎｍの第１の窒化シリコン膜
６を周知の減圧ＣＶＤ法で形成する。
次に第１の窒化シリコン膜６に反応性イオンエツチング
を施して第１図（Ｃ）に示すように、第１の酸化膜４の
側壁部にのみ第１の窒化シリコン膜６を残存させる。次
に同様の工程を繰り返して膜厚的２５０ｎｍの第２の酸
化膜（ＳｉＯ２膜）７、および膜厚的２５０ｎｍの第２
の窒化シリコン膜８を、第１図（Ｃ）に示す形状に形成
する。この時第１の酸化膜４の側壁に形成されるそれぞ
れの膜の幅は形成直後の膜厚とほぼ等しくなり、第１図
ｆｃｌにおいて第１の酸化膜４．第１の窒化シリコン膜
６ 第２の酸化膜７および第２の窒化シリコン膜８を合
わせた全幅は、第１の酸化膜４の幅が０６μｍであるた
め、はぼ０．６＋２ｘ （０，２５＋０、２５ ＋ ０
８２５）＝２．１μｍ程度となる。
を施して第１図（Ｃ）に示すように、第１の酸化膜４の
側壁部にのみ第１の窒化シリコン膜６を残存させる。次
に同様の工程を繰り返して膜厚的２５０ｎｍの第２の酸
化膜（ＳｉＯ２膜）７、および膜厚的２５０ｎｍの第２
の窒化シリコン膜８を、第１図（Ｃ）に示す形状に形成
する。この時第１の酸化膜４の側壁に形成されるそれぞ
れの膜の幅は形成直後の膜厚とほぼ等しくなり、第１図
ｆｃｌにおいて第１の酸化膜４．第１の窒化シリコン膜
６ 第２の酸化膜７および第２の窒化シリコン膜８を合
わせた全幅は、第１の酸化膜４の幅が０６μｍであるた
め、はぼ０．６＋２ｘ （０，２５＋０、２５ ＋ ０
８２５）＝２．１μｍ程度となる。
次に、第１図（ｄ）に示すように、第１の酸化膜４、第
１の窒化シリコン膜６．第２の酸化膜７および第２の窒
化シリコン膜８全てをマスクにして、ポリシリコン膜３
を反応性イオンエ・ソチング法にて約０．６μｍ程度の
深さまでエツチングする。
１の窒化シリコン膜６．第２の酸化膜７および第２の窒
化シリコン膜８全てをマスクにして、ポリシリコン膜３
を反応性イオンエ・ソチング法にて約０．６μｍ程度の
深さまでエツチングする。
次に、第１図（ｅ）に示すように、第１の酸化膜４と第
２の酸化膜７をフッ酸とフッ化アンモンの混液（ＮＨ４
Ｆ ：ＨＦ＝５ ： １）で選択的に除去する。
２の酸化膜７をフッ酸とフッ化アンモンの混液（ＮＨ４
Ｆ ：ＨＦ＝５ ： １）で選択的に除去する。
次に、残存する第１の窒化シリコン膜６と第２の窒化シ
リコン膜をマスクにして、第１図げ）に示すようにポリ
シリコン膜３を反応性イオンエ・ソチング法にてエツチ
ング深さがほぼ０６９μｍ程度になるようにエツチング
する。このようにすることによって、最初に約０．６μ
ｍ程度エツチングされた第２の窒化シリコン膜８から外
側のポリシリコン膜３は完全に除去される。一方策１の
酸化膜４と第２の酸化膜７で覆われていた部分のポリシ
リコン膜３は約０．９μｍ程度エツチングされるので、
底部には約１．２−０．９ ＝ ０．３μｍ程度のポリ
シリコン膜が残ることになる。
リコン膜をマスクにして、第１図げ）に示すようにポリ
シリコン膜３を反応性イオンエ・ソチング法にてエツチ
ング深さがほぼ０６９μｍ程度になるようにエツチング
する。このようにすることによって、最初に約０．６μ
ｍ程度エツチングされた第２の窒化シリコン膜８から外
側のポリシリコン膜３は完全に除去される。一方策１の
酸化膜４と第２の酸化膜７で覆われていた部分のポリシ
リコン膜３は約０．９μｍ程度エツチングされるので、
底部には約１．２−０．９ ＝ ０．３μｍ程度のポリ
シリコン膜が残ることになる。
最後に、第１の窒化シリコン膜６と第２の窒化シリコン
膜８を周知のりん酸エツチング液で除去することによっ
て第１図＋ｇ＋に示した構造が得られる。なお以上説明
した方法を用いれば、環状１列状、その他複雑な形状の
構造を製作することができる。
膜８を周知のりん酸エツチング液で除去することによっ
て第１図＋ｇ＋に示した構造が得られる。なお以上説明
した方法を用いれば、環状１列状、その他複雑な形状の
構造を製作することができる。
次に、本発明を応用しｎチャンネル型のスタック型のメ
モリーセルを形成した場合の一実施例を第２図に示す。
モリーセルを形成した場合の一実施例を第２図に示す。
第２図に示したメモリーセルの製造方法を説明すると、
ｐ型シリコン基板１１に周知の選択酸化法でフィールド
酸化膜１２を形成し、次いで選択トランジスタを構成す
るゲート酸化膜１３．ゲート電極（ワード線）１４およ
びｎ°拡散層１５を形成する。次に、ゲート電極１４を
第１の層間絶縁膜１６で被覆した後、第１図で説明した
製造方法によって、電荷蓄積部の下部電極１７を形成す
る。
ｐ型シリコン基板１１に周知の選択酸化法でフィールド
酸化膜１２を形成し、次いで選択トランジスタを構成す
るゲート酸化膜１３．ゲート電極（ワード線）１４およ
びｎ°拡散層１５を形成する。次に、ゲート電極１４を
第１の層間絶縁膜１６で被覆した後、第１図で説明した
製造方法によって、電荷蓄積部の下部電極１７を形成す
る。
次に、下部電極１７の表面にキャパシタ絶縁膜１８を形
成後、キャパシタプレート電極１９を形成する。次に、
第２の層間絶縁膜２０を形成し、コンタクト窓の開口を
経てビット線２１を一方のｎ＋拡散層１５に接続するこ
とによってスタック型のメモリーセルができる。
成後、キャパシタプレート電極１９を形成する。次に、
第２の層間絶縁膜２０を形成し、コンタクト窓の開口を
経てビット線２１を一方のｎ＋拡散層１５に接続するこ
とによってスタック型のメモリーセルができる。
なお、第１図に示す本実施例では、電荷蓄積部の下部電
極を二重構造としたが、三重、四重にすることも可能で
ある。また本実施例では、第１図（Ｃ）に示すように、
下地保護膜を第１の酸化膜４を中心として外側に向かっ
て順次形成したが、これとは逆に、まず外周部に下地保
護膜を形成し、次いで中心に向かって下地保護膜を順次
形成してゆくことも当然のことながら可能である。
極を二重構造としたが、三重、四重にすることも可能で
ある。また本実施例では、第１図（Ｃ）に示すように、
下地保護膜を第１の酸化膜４を中心として外側に向かっ
て順次形成したが、これとは逆に、まず外周部に下地保
護膜を形成し、次いで中心に向かって下地保護膜を順次
形成してゆくことも当然のことながら可能である。
発明の効果
以上のように本発明によれば、電荷蓄積部の表面積を自
己整合的に増大することが可能となり、微小領域に大き
な容量を形成することができるので、ＤＲＡＭのメモリ
ーセルを大幅に小さくできる効果を有する。
己整合的に増大することが可能となり、微小領域に大き
な容量を形成することができるので、ＤＲＡＭのメモリ
ーセルを大幅に小さくできる効果を有する。
第１図（ａ）〜（ｇｌは本発明の製造方法を説明するた
めの工程順断面図、第２図は本発明を応用したＤＲＡＭ
のスタック型メモリーセルの断面図、第３図（ａｌ〜（
ｄ）は従来の製造方法を説明するための工程順断面図で
ある。 １・・・・・・シリコン基板１．３・・・・・・ポリシ
リコン膜（導電体）、４・・・・・・第１の酸化膜（第
１の下地保護膜）、６・・・・・・第１の窒化シリコン
膜（第２の下地保護膜）、７・・・・・・第２の酸化膜
、８・・・・・・第２の窒化シリコン膜。 代理人の氏名 弁理士 粟野重孝 ほか１名Ｎ〜 弔 くト ｔｓ（ｈ 弔 図 第３図 （ｂ〕 （Ｃ） （ｄ、）
めの工程順断面図、第２図は本発明を応用したＤＲＡＭ
のスタック型メモリーセルの断面図、第３図（ａｌ〜（
ｄ）は従来の製造方法を説明するための工程順断面図で
ある。 １・・・・・・シリコン基板１．３・・・・・・ポリシ
リコン膜（導電体）、４・・・・・・第１の酸化膜（第
１の下地保護膜）、６・・・・・・第１の窒化シリコン
膜（第２の下地保護膜）、７・・・・・・第２の酸化膜
、８・・・・・・第２の窒化シリコン膜。 代理人の氏名 弁理士 粟野重孝 ほか１名Ｎ〜 弔 くト ｔｓ（ｈ 弔 図 第３図 （ｂ〕 （Ｃ） （ｄ、）
Claims (2)
- （１）シリコン基板上に形成された導電体上の所望領域
に第１の下地保護膜を形成する工程と、前記第１の下地
保護膜の側壁部と前記導電体の表面に第２の下地保護膜
を形成する工程と、同工程の少なくとも１回以上繰り返
して前記導電体の表面に前記第１の下地保護膜と前記第
２の下地保護膜を交互に形成する工程と、前記第１の下
地保護膜と前記第２の下地保護膜とをマスクにして前記
導電体をエッチングする工程と、前記第１の下地保護膜
または前記第２の下地保護膜のいずれか一方を除去して
前記導電体の表面の一部分を露出させる工程と、この後
残存する下地保護膜をマスクにして露出した導電体の一
部分をエッチングする工程を備えた半導体装置の製造方
法。 - （２）導電体、第１の下地保護膜、第２の下地保護膜が
それぞれポリシリコン膜、シリコン酸化膜、窒化シリコ
ン膜である請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167176A JP2644908B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167176A JP2644908B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456265A true JPH0456265A (ja) | 1992-02-24 |
| JP2644908B2 JP2644908B2 (ja) | 1997-08-25 |
Family
ID=15844831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167176A Expired - Lifetime JP2644908B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2644908B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04249363A (ja) * | 1991-01-30 | 1992-09-04 | Samsung Electron Co Ltd | 高集積半導体メモリ装置の製造方法 |
| JPH05218333A (ja) * | 1991-08-31 | 1993-08-27 | Samsung Electron Co Ltd | 半導体メモリ装置およびその製造方法 |
| JPH0799292A (ja) * | 1993-05-21 | 1995-04-11 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシタ形成方法 |
| US6593186B1 (en) * | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
| DE4328510C2 (de) * | 1992-08-26 | 2003-08-21 | Samsung Electronics Co Ltd | Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator |
| DE4323363B4 (de) * | 1992-07-15 | 2006-11-23 | Samsung Electronics Co., Ltd., Suwon | Verfahren zur Herstellung eines Kondensators für ein Halbleiterspeicherbauelement |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322559A (ja) * | 1989-06-20 | 1991-01-30 | Sharp Corp | 半導体メモリ素子およびその製造方法 |
-
1990
- 1990-06-25 JP JP2167176A patent/JP2644908B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0322559A (ja) * | 1989-06-20 | 1991-01-30 | Sharp Corp | 半導体メモリ素子およびその製造方法 |
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| DE4323363B4 (de) * | 1992-07-15 | 2006-11-23 | Samsung Electronics Co., Ltd., Suwon | Verfahren zur Herstellung eines Kondensators für ein Halbleiterspeicherbauelement |
| DE4328510C2 (de) * | 1992-08-26 | 2003-08-21 | Samsung Electronics Co Ltd | Verfahren zur Herstellung eines Halbleiterspeicherbauelementes mit einem Kondensator |
| JPH0799292A (ja) * | 1993-05-21 | 1995-04-11 | Hyundai Electron Ind Co Ltd | 半導体素子のキャパシタ形成方法 |
| US6593186B1 (en) * | 1998-04-30 | 2003-07-15 | Nec Electronics Corporation | Method for manufacturing non-volatile semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2644908B2 (ja) | 1997-08-25 |
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