JPH0736514B2 - 遅延変動吸収回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は衛星通信用の遅延変動吸収回路に関し、特にデ
ジタル衛生通信等において、主として衛星の位置変動に
よって発生するドップラー変動等による電波伝搬の遅延
変動を吸収するため、あるいはその遅延変動をシミュレ
ートするための遅延変動吸収回路に関する。

（従来の技術） 静止衛星は地球の回転と同じ速度で回転しているため、
地上からは見かけ上静止しているように見えるだけで、
実際には時々刻々その位置を変えており、地上と衛星と
の距離はほぼ一日を周期として正弦波状に変動してい
る。

この衛星を使って通信をしようとすると、上記の距離変
動およびそれに伴う電波の視線方向の速度の変化による
ドップラー変動、即ち伝搬遅延量の変化が時々刻々とお
きる。

そのために、デジタル衛星通信、時に時分割多元接続
（TDMA）通信等においては、このドップラー変動等に起
因して生ずる伝搬遅延誤差によって通信回線に誤りを発
生することがある。

そこで、このドップラー変動等を吸収し誤りが出ないよ
うにするため、従来は、第３図に例示するような３重バ
ッファ構成の遅延変動吸収回路を使用している。

第３図において、従来の遅延変動吸収回路は、３個のRA
M11、同12および同13と、３個のアドレス選択回路21、
同22および同23と、書込用のアドレスカウンタ31と、読
出用のアドレスカウンタ32と、書込用の選択カウンタ41
と、読出用の選択カウンタ42と、出力選択回路51と、読
出位相制御回路61とを基本的に備える。

入力データはドップラー変動等に起因して変動してお
り、３個のRAM11、同12および同13へ並列的に入力して
いる。また、入力クロックは入力データに同期して形成
されるので、入力データと同様に変動しており、アドレ
スカウンタ31へ入力している。

アドレスカウンタ31は、入力クロックに基づいて各RAM
の書込アドレスを形成しそれをアドレス選択回路21、同
22および同23へそれぞれ送出する一方、選択カウンタ41
へカウントパルスを出力する。

選択カウンタ41は、入力する前記カウントパルスの計数
結果値に従ってアドレス選択回路21、同22、同23を順次
選択指定し、それらを一定期間動作可能状態にするとと
もに、その選択タイミング信号を読出位相制御回路61へ
送出する。

これによって、アドレス選択回路21、同22、同23は対応
するRAM11、同12、同13の一定期間における書込アドレ
スを選択する。

その結果、第４図に示すように、RAM11には入力データ
１が、RAM12には入力データ２が、RAM13には入力データ
３がそれぞれ書込まれ、これが繰り返される。ここに、
各RAMの書込み動作の期間は３個のRAMの書込み動作期間
の総和の1/3であり、残余の2/3の期間は自由に読出しが
できる期間となっている。

一方、出力クロックはドップラー変動をもたないクロッ
クであり、アドレスカウンタ32はこの出力クロックに基
づいて各RAMの読出アドレスを形成し、それをアドレス
選択回路21、同22および同23へそれぞれ送出する一方、
選択カウンタ42へカウントパルスを送出する。そして、
選択カウンタ42は、アドレスカウンタから入力するカウ
ントパルスの計数結果値を読出位置制御回路61へ送出す
る。読出位置制御回路61は選択カウンタ41、同42の両出
力の位相を比較し、選択カウンタ41の出力と同42の出力
間の位相差が所定時間ｔとなるようにアドレスカウンタ
32および選択カウンタ42を初期化する。

ここに、所定時間ｔはRAMの容量（通常一定である）の1
/2に相当する時間であり、また遅延変動幅に相当する時
間である。これによって、アドレスカウンタ32と選択カ
ウンタ42は互いに同期して動作をすることになる。

その結果、アドレス選択回路21がRAM11に書込まれてい
る入力データ１を読出すタイミングは、第４図に示すよ
うに、前記所定時間ｔだけ遅れたタイミングとなる。こ
れは他のRAM12、同13についても同様である。

つまり、RAM11に入力データ１が書込まれる期間（第４
図中の斜線で示す期間）においてその前半ではRAM12の
後半に書込まれている入力データ２が、その後半ではRA
M13の前半に書込まれている入力データ３がそれぞれ読
出されて出力データ２、同３となり、次いで入力データ
２がRAM12に書込まれる期間においてその前半ではRAM13
の後半に書込まれている入力データ３が、その後半では
RAM11に書込まれている入力データがそれぞれ読出され
て出力データ３、同１となるのである。このように、各
RAMから読出された出力データ１、同２、同３はそれぞ
れ並列的に出力選択回路51へ入力する。

そして、選択カウンタ42は、RAM11、同12、同13の各出
力を順次選択すべく出力選択回路51を制御するので、出
力選択回路51からはRAM11、同12、同13の各出力が出力
データとして順次出力されることになる。

斯くして、第４図において、入力データの書込タイミン
グは図示のタイミング位置が正常位置であるとして、出
力データの読出タイミングを固定して考えると、入力デ
ータはドップラー変動等で伝搬遅延が増えた場合には所
定時間ｔが小さくなり（入力データの書込タイミングが
図中右方へ動く）、逆に伝搬遅延が減った場合には所定
時間ｔが増える（入力データの書込タイミングが図中左
方へ動く）が、入力データの書込タイミングと出力デー
タの読出タイミングが重ならない限り、書込まれた入力
データは正しく出力データとして読出されることにな
る。従って、所定時間±ｔの範囲内における遅延変動量
が吸収できることになり、出力データは入力データが遅
延変動しても常に一定のタイミングで読出される。つま
り、固定のタイミングとなる。

なお、読出位相制御回路61は、電源投入時等の位相不確
定時には外部からの初期化信号によって初期位相に初期
化できるようになっている。

（発明が解決しようとする問題点） 上述した従来の遅延変動吸収回路にあっては、次のよう
な問題点がある。

まず、RAMが３組必要であるので、３組のアドレス選択
回路と書込みおよび読出しのアドレスカウンタとがそれ
ぞれ必要となり、回路規模の増大は避けられない。つま
り、装置の小型化、低消費電力化およびコストダウンを
図ることが困難である。

また、地球と衛星間の距離変動、還元すれば電波伝搬の
遅延変動の状態を地上でシミュレートできれば大変好都
合であるが、従来の遅延変動吸収回路はこの用途には適
さない構成となっている。

本発明は、このような従来の問題点に鑑みなされたもの
で、その目的は、装置の小型化、低消費電力化およびコ
ストダウンが簡単に図れるとともに、電波伝搬の遅延変
動を簡単にシミュレートできるようにした新規構成の遅
延変動吸収回路を提供することにある。

（問題点を解決するための手段） 前記目的を達成するために、本発明の遅延変動吸収回路
は次の如き構成を有する。

即ち、本発明の遅延変動吸収回路は、外部から与えられ
る書込クロックに従った書込み動作と、前記書込みクロ
ックとは異なる読出しクロックに従ったデータの読出し
動作とを互いに独立して行うことができる先行書込み先
行読出しメモリと；外部から与えられる初期化信号と前
記メモリが出力する状態信号とを受けて前記メモリをリ
セットするとともに、該メモリからの読出しを所定期間
禁止するための禁止信号を発生する読出制御回路と；外
部から与えられるクロックに基づき前記読出しクロック
を出力するものであって、該読出しクロックの出力を前
記禁止信号が示す期間だけ禁止する読出しクロック発生
回路と；を備えたことを特徴とする遅延変動吸収回路で
ある。

（作 用） 次に、前記の如く構成される本発明に係る遅延変動吸収
回路の作用を説明する。

まず、本来的な遅延変動吸収の動作を説明する。

この場合には、入力するデータは遅延変動を有するもの
であり、また書込みクロックも入力データに同期し同様
に変動するものである。

一方、外部から与えられるクロックは変動しないもので
ある。

今、地球と衛星間の距離変動に基づく伝搬遅延時間が時
間ｔを中心にｔ＋t₁（t₁≦ｔ）、ｔ−t₂（t₂≦ｔ）の範
囲内で変動しているとすると、メモリの読出しタイミン
グは少なくとも時間ｔだけ遅延させる必要がある。ま
た、メモリは、いわゆるFIFO（First In First Out）メ
モリであり、書込みと読出しは互いに独立して同時に行
うことができるが、厳密には初めてデータが書込まれて
から最初に読出されるまでにはある時間αが必要であ
る。そこで、読出制御回路は初期化信号を受けて、α＋
ｔの期間だけFIFOメモリの読出しを禁止すべく禁止信号
を発生する。

その結果、読出しクロックはα＋ｔの期間だけ歯抜けの
状態でFIFOメモリに与えられることとなり、入力データ
が時間αから時間α＋2tの間で変動しても、常に一定の
タイミングで読出すことができる。なお、FIFOメモリ
は、初期化信号に基づくリセット信号によってリセット
されるが、自己が出力した状態信号に基づき前記禁止信
号が発生したときにも、リセット信号を受けてリセット
される。

次に、地球と衛星間の距離変動に基づく伝搬遅延をシュ
ミレートする場合には、前記とは逆に、入力データおよ
び書込みクロックは変動しない一定のものを用い、読出
しクロックに適宜な変化を与える。これにより、FIFOメ
モリからは伝搬遅延が生じたデータが出力されることに
なる。

このように、本発明の遅延変動吸収回路によれば、FIFO
メモリを用いて構成したので、回路構成の大幅な簡素化
を図ることができる。

従って、装置の小型化、低消費電力化が図れ、また大幅
なコストダウンを図ることができる。

加えて、本発明によれば、衛生の位置変動に基づく伝搬
遅延変動をシミュレートする用途にも簡単に適用できる
という優れた効果が得られる。

（実 施 例） 以下、本発明の実施例を図面を参照して説明する。第１
図は本発明の一実施例に係る遅延変動吸収回路を示す。
この遅延変動吸収回路は、FIFOメモリ１と、読出制御回
路２と、読出しクロック発生回路としてのアンド（論理
積）回路３とを基本的に備える。

FIFOメモリ１は、入力データを書込クロックである入力
クロックに従って書込む動作と、アンド回路３が出力す
る読出しクロックに従って出力データを読出す動作とを
互いに独立して行える先行書込み先行読出しメモリであ
る。

このFIFOメモリ１は、その内部状態を示す状態信号を読
出制御回路２へ出力する一方、読出制御回路２からのリ
セット信号によってその内部データを全てリセットでき
るようになっている。

なお、状態信号は、内部状態が「空」であるとき、また
は「一杯」であるとき出力されるが、通常は内部にデー
タが格納されているので出力されない。

読出制御回路２は、外部から与えられる初期化信号とFI
FOメモリ１が出力する前記状態信号を受けてFIFOメモリ
１へ前記リセット信号を送出するとともに、FIFOメモリ
１からの読出しを所定期間禁止するための禁止信号を発
生し、その禁止信号をアンド回路３の一方の入力へ与え
る。初期化信号は本回路に電源を投入して始めて動作さ
せる場合や、衛生の位置がその変動範囲の中心位置にな
った場合等に外部から強制的に本回路の動作状態を初期
化するための信号である。

また、リセット信号は初期化信号または前記状態信号の
いずれかで形成される。そして、禁止信号は、初期化信
号入力時の初期状態において、また前記状態信号がFIFO
メモリ１の内部状態が「一杯」であることを示す異常時
においてそれぞれ発生し、その他の通常時では発生しな
い。

ここに、前記所定期間は次の如くして２つ要因を考慮し
て定められる。第１は、遅延変動の吸収（または発生）
に必要な最大遅延量である。

この最大遅延量を±ｔ時間とすると、FIFOメモリ１に書
込まれたデータは初期時には少なくともｔ時間は読出し
を禁止する必要がある。

第２は、FIFOメモリ１に、始めてのデータが書込まれて
から最初に読み出されるまでにはある程度の時間αが必
要である。斯くして、前記所定時間はα＋ｔと定められ
る。即ち、禁止信号は、第２図（ａ）（ｂ）に示すよう
に、リセット信号が発生した時点から時間α＋ｔ経過す
るまでの期間発生する。リセット信号は動作初期化時あ
るいはFIFOメモリ１の異常時に発生するから、この禁止
信号はFIFOメモリ１の動作初期化時あるいは異常時に一
定期間（α＋ｔ）読出しを禁止するためのものである。

アンド回路３は、他方の入力に出力クロックが与えら
れ、この出力クロックと前記禁止信号との論理積に基づ
き前記読出しクロックを出力する。

この読出しクロックはFIFOメモリ１の初期化時あるいは
異常時にリセット後の一定時間、即ち（α＋ｔ）時間の
期間クロックが欠落したものとなる。なお、出力クロッ
クは前記入力クロックとは異なる系統から与えられるも
のである。

次に、入力データが衛星の位置変動に基づく伝搬遅延変
動の影響を受けたものである場合、その変動を吸収して
安定的な出力データを形成する動作を第２図を参照して
説明する。

入力クロックは、入力データに同期して形成されるもの
であるから、入力データと同様に伝搬遅延変動の影響を
受けたものである。

一方、出力クロックは入力クロックと同一の精度と周波
数をもった同一内容のクロックで、入力クロックの如き
伝搬遅延変動のない安定的なクロックである。

まず、遅延変動量が最大遅延範囲2tの中間値ｔである場
合には、第２図（ｃ）（ｄ）に示すように、出力データ
は入力データ書込み後の（α＋ｔ）時間経過時点からFI
FOメモリ１から読出されることになる。そして、遅延変
動量が前記中間値ｔから時間t₁（t₁≦ｔ）だけ減った場
合には、第２図（ｅ）に示すように、入力データは時間
t₁だけ進んだタイミングでFIFOメモリ１に書込まれる。
しかし、出力データの読出しタイミングは第２図（ｄ）
と同一であるから、出力データは第２図（ｃ）の場合の
入力データの遅れ時間（α＋ｔ）からさらに時間（α＋
ｔ＋t₁）だけ遅れて読出される。

逆に、遅延変動量が前記中間値ｔから時間t₂（t₂≦ｔ）
だけ増えた場合には、第２図（ｅ）に示すように、入力
データは時間t₂だけ遅れたタイミングでFIFOメモリ１へ
書込まれる。

しかし、出力データの読出しタイミングは第２図（ｄ）
と同一であるから、出力データは時間t₂だけ早く読出さ
れる。

なお、このときの読出し基準は、第２図（ｃ）のαとｔ
の間のタイミングt₀となる。、第２図（ｅ）において、
入力データがt₀よりt₂だけ遅れの場合はt₂だけ早く読出
されることによりキャンセルされて第２図（ｄ）に示す
一定の出力タイミングで読出されることになる。

このように、出力データは遅延変動の影響がない一定の
タイミングでFIFOメモリ１から読出すことができる。第
２図（ｅ）において、入力データが進みの場合は（t1≦
ｔ）の関係より進みの最大はｔとなり、一方、入力デー
タの遅れの場合は（t2≦ｔ）の関係より最大でｔとな
る。よって、入力データは出力データに対して最大進み
から（α＋2t）の変動となり、最大遅れからαの変動と
なる。これらの入力データは常に第２図の（ｄ）に示す
出力データのタイミングで読出すことができる。即ち、
αから（α＋2t）の入力変動を吸収して、一定出力タイ
ミングで出力できる。つまりFIFOメモリ１からの読出し
は、その書込みに対して最小のα時間後から最大のα＋
2t時間後までドップラー変動等による遅延変動を打消す
ように変化して、その補償をすすように行われることに
なる。

なお、FIFOメモリの容量は遅延変動とそのデータのクロ
ック周波数によって決まる。

例えば、クロック周波数を2MHz、遅延変動量の最大時間
ｔを±80μｓとすると、クロック周波数が2MHzのため１
ビットは0.5μＳとなる。遅延変動量の最大時間ｔ＝±8
0μＳだからビット数にすると80/0.5＝160ビットとな
る。すなわち、時間80μＳは本クロック周波数では160
ビットに相当する。

また、FIFOメモリ自体の特性として、１ビット目のデー
タを書込んでから最初にその１ビット目のデータを読出
せるようになるために必要な時間α相当分として約１ビ
ット程度必要である。

よって、FIFOメモリの容量は全部で時間α＋2t相当分以
上必要となり、即ち１＋２×160＝321ビット以上あれば
良い。通常のFIFOメモリの容量は２のべき乗で決まる場
合が多いので、321の上の値2⁹＝512ビットの容量のFIFO
メモリを使用すれば十分である。

この場合、FIFOメモリへ書込まれてから、読出されるま
での遅延量はαからα＋2tまでの変動量よりも容量の大
きくなった分だけ固定的に増えることになる。

さらに、本発明によれば、地球と衛星間の距離変動に基
づく伝搬遅延をシミュレートすることができる。即ち、
この場合には、前記とは逆に、入力データおよび入力ク
ロックは変動しない一定のものを用い、読出しクロック
に適宜な変化を与えるのである。これにより、FIFOメモ
リ１からは伝搬遅延が生じたデータを出力させることが
できる。

（発明の効果） 以上詳述したように、本発明の遅延変動吸収回路によれ
ば、外部から与えられる書込クロックに従った書込み動
作と、前記書込みクロックとは異なる読出しクロックに
従ったデータの読出し動作とを互いに独立して行うこと
ができる先行書込み先行読出しメモリ、即ちFIFOメモリ
を用いて構成したので、回路構成の大幅な簡素化を図る
ことができる。従って、装置の小型化、低消費電力化が
図れ、また大幅なコストダウンを図ることができる。加
えて、本発明によれば、衛星の位置変動に基づく伝搬遅
延変動をシミュレートする用途にも簡単に適用できると
いう優れた効果が得られる。

【図面の簡単な説明】 第１図は本発明の一実施例に係る遅延変動吸収回路の構
成ブロック図、第２図は本実施例の動作を説明するため
の各部信号のタイムチャート、第３図は従来例の構成ブ
ロック図、第４図は従来例の動作を説明するためのタイ
ムチャートである。 １……FIFOメモリ、２……読出制御回路、３……アンド
回路、11,12,13……RAM、21,22,23……アドレス選択回
路、31,32……アドレスカウンタ、41,42……選択カウン
タ、51……出力選択回路、61……読出位相制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】多数ビットの伝搬遅延変動を受けた書込み
   クロックとデータを受け、 前記書込クロックに従った書込み動作と、 前記書込クロックとは異なる読出しクロックに従ったデ
   ータの読出し動作とを互いに独立して行うことができる
   先行書込み先行読出しメモリと； 外部から与えられる初期化信号と前記メモリが出力する
   状態信号とを受けて前記メモリをリセットするととも
   に、該メモリからの読出しを所定期間禁止するための禁
   止信号を発生する読出制御回路と； 外部から与えられるクロックに基づき前記読出しクロッ
   クを出力するものであって、 該読出しクロックの出力を前記禁止信号が示す期間だけ
   禁止する読出しクロック発生回路とを備え、 前記遅延変動を吸収した読出しデータを出力することを
   特徴とする遅延変動吸収回路。