JPS63114411A - 遅延変動吸収回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は衛星通信用の遅延変動吸収回路に関し、特にデ
ジタル衛星通信等において、主として衛星の位置変動に
よって発生するドツプラー変動等による電波伝搬の遅延
変動を吸収するため、あるいはその遅延変動をシミュレ
ートするための遅延変動吸収回路に関する。

（従来の技術） 静止衛星は地球の回転と同じ速度で回転しているため、
地上からは見かけ上静止しているように見えるだけで、
実際には時々刻々その位置を変えており、地上と衛星と
の距離はほぼ一日を周期として正弦波状に変動している
。

この衛星を使って通信をしようとすると、上記の距離変
動およびそれに伴う電波の視線方向の速度の変化による
ドツプラー変動、即ち伝搬遅延量の変化が時々刻々とお
きる。

そのために、デジタル衛星通信、特に時分割多元接続（
ＴＤＭＡ）通信等においては、このドツプラー変動等に
起因して生ずる伝搬遅延誤差によって通信回線に誤りを
発生することがある。

そこで、このドツプラー変動等を吸収し誤りが出ないよ
うにするため、従来は、第３図に例示するような３重バ
ッファ構成の遅延変動吸収回路を使用している。

第３図において、従来の遅延変動吸収回路は、３個のＲ
ＡＭ１１、同１２および同１３と、３個のアドレス選択
回路２１、同２２および同２３と、書込用のアドレスカ
ウンタ３１と、読出用のアドレスカウンタ３２と、書込
用の選択カウンタ４１と、読出用の選択カウンタ４２と
、出力選択回路５１と、読出位相制御回路６１とを基本
的に備える。

入力データはドツプラー変動等に起因して変動しており
、３個のＲＡＭ１１、同１２および同１３へ並列的に入
力している。また、入力クロックは入力データに同期し
て形成されるので、入力データと同様に変動しており、
アドレスカウンタ３１へ入力している。

アドレスカウンタ３１は、入力クロックに基づいて各Ｒ
ＡＭの書込アドレスを形成しそれをアドレス選択回路２
１、同２２および同２３へそれぞれ送出する一方、選択
カウンタ４１ヘカウントパルスを出力する。

選択カウンタ４１は、入力する前記カウントパルスの計
数結果値に従ってアドレス選択回路２１、同２２、同２
３を順次選択指定し、それらを一定期間動作可能状態に
するとともに、その選択タイミング信号を続出位相制御
回路６１へ送出する。

これによって、アドレス選択回路２１、同２２、同２３
は対応するＲＡＭＩＩ、同１２、同１３の一定期間にお
ける書込アドレスを選択する。

その結果、第４図に示すように、ＲＡＭＩＩには入力デ
ータ１が、ＲＡＭ１２には入力データ２が、ＲＡＭ１３
には入力データ３がそれぞれ書込まれ、これが繰り返さ
れる。ここに、各ＲＡＭの書込み動作の期間は３個のＲ
ＡＭの書込み動作期間の総和の１／３であり、残余の２
／３の期間は自由に読出しができる期間となっている。

一方、出力クロックはドツプラー変動をもたないクロッ
クであり、アドレスカウンタ３２はこの出力クロックに
基づいて各ＲＡＭの読出アドレスを形成し、それをアド
レス選択回路２１、同２２および同２３へそれぞれ送出
する一方、選択カウンタ４２ヘカウントパルスを送出す
る。そして、選択カウンタ４２は、アドレスカウンタか
ら入力するカウントパルスの計数結果値を読出位相制御
回路６１へ送出する。読出位相制御回路６１は選択カウ
ンタ４１、同４２の再出力の位相を比較し、選択カウン
タ４１の出力と同４２の出力間の位相差が所定時間ｔと
なるようにアドレスカウンタ３２および選択カウンタ４
２を初期化する。

ここに、所定時間ｔはＲＡＭの容量（通常一定である）
の１／２に相当する時間であり、また遅延変動幅に相当
する時間である。これによって、アドレスカウンタ３２
と選択カウンタ４２は互いに同期して動作をすることに
なる。

その結果、アドレス選択回路２１がＲＡＭＩＩに書込ま
れている入力データ１を読出すタイミングは、第４図に
示すように、前記所定時間ｔだけ遅れたタイミングとな
る。これは他のＲＡＭ１２、同１３についても同様であ
る。

つまり、ＲＡＭ１１に入力データ１が書込まれる期間（
第４図中の斜線で示す期間）においてその前半ではＲＡ
Ｍ１２の後半に書込まれている入力データ２が、その後
半ではＲＡＭ１Ｂの前半に書込まれている入力データ３
がそれぞれ読出されて出力データ２、同３となり、次い
で入力データ２がＲＡＭ　１２に書込まれる期間におい
てその前半ではＲＡＭ１Ｂの後半に書込まれている入力
データ３が、その後半ではＲＡＭ１１に書込まれている
入力データ１がそれぞれ読出されて出力データ３、同１
となるのである。このように、各ＲＡＭから読出された
出力データ１、同２、同３はそれぞれ並列的に出力選択
回路５１へ入力する。

そして、選択カウンタ４２は、ＲＡＭ１１、同１２、同
１３の各出力を順次選択すべく出力選択回路５１を制御
するので、出力選択回路５１からはＲＡＭＩＩ、同１２
、同１３の各出力が出力データとして順次出力されるこ
とになる。

斯くして、第４図において、入力データの書込タイミン
グは図示のタイミング位置が正常位置であるとして、出
力データの続出タイミングを固定して考えると、入力デ
ータはドツプラー変動等で伝搬遅延が増えた場合には所
定時間ｔが小さくなり（入力データの書込タイミングが
図中右方へ動く）、逆に伝搬遅延が減った場合には所定
時間ｔが増える（入力データの書込タイミングが図中左
方へ動く）が、入力データの書込タイミングと出力デー
タの読出タイミングが重ならない限り、書込まれた入力
データは正しく出力データとして読出されることになる
。従って、所定時間±ｔの範囲内における遅延変動量が
吸収できることになり、出力データは入力データが遅延
変動しても常に一定のタイミングで読出される。つまり
、固定のタイミングとなる。

なお、読出位相制御回路６１は、電源投入時等の位相不
確定時には外部からの初期化信号によって初期位相に初
期化できるようになっている。

（発明が解決しようとする問題点） 上述した従来の遅延変動吸収回路にあっては、次のよう
な問題点がある。

まず、ＲＡＭが３組必要であるので、３組のアドレス選
択回路と書込みおよび読出しのアドレスカウンタとがそ
れぞれ必要となり、回路規模の増大は避けられない、つ
まり、装置の小型化、低消費電力化およびコストダウン
を図ることが困難である。

また、地球と衛星間の距離変動、換言すれば電波伝搬の
遅延変動の状態を地上でシミュレートできれば大変好都
合であるが、従来の遅延変動吸収回路はこの用途には適
さない構成となっている。

本発明は、このような従来の問題点に鑑みなされたもの
で、その目的は、装置の小型化、低消費電力化およびコ
ストダウンが簡単に図れるとともに、電波伝搬の遅延変
動を簡単にシミュレートできるようにした新規構成の遅
延変動吸収回路を提供することにある。

（問題点を解決するための手段） 前記目的を達成するために、本発明の遅延変動吸収回路
は次の如き構成を有する。

即ち、本発明の遅延変動吸収回路は、外部から与えられ
る書込クロックに従った書込み動作と、前記書込みクロ
ックとは異なる読出しクロックに従ったデータの読出し
動作とを互いに独立して行うことができる先行書込み先
行読出しメモリと；外部から与えられる初期化信号と前
記メモリが出力する状態信号とを受けて前記メモリをリ
セットするとともに、該メモリからの読出しを所定期間
禁止するための禁止信号を発生する読出制御回路と；　
外部から与えられるクロックに基づき前記読出しクロッ
クを出力するものであって、該続出しクロックの出力を
前記禁止信号が示す期間だけ禁止する読出しクロック発
生回路と；　を備えたことを特徴とする遅延変動吸収回
路である。

（作　用） 次に、前記の如（構成される本発明に係る遅延変動吸収
回路の作用を説明する。

まず、本来的な遅延変動吸収の動作を説明する。

この場合には、入力するデータは遅延変動を有するもの
であり、また書込みクロックも入力データに同期し同様
に変動するものである。

一方、外部から与えられるクロックは変動しないもので
ある。

今、地球と衛星間の距離変動に基づく伝搬遅延時間が時
間ｔを中心にｔ＋ｔｘ（ｔ＋≦１＞、１−ｔ２（ｔｚ≦
ｔ）の範囲内で変動しているとすると、メモリの読出し
タイミングは少なくとも時間ｔだけ遅延させる必要があ
る。また、メモリは、いわゆるＦ　Ｉ　Ｆ　Ｏ（Ｆｉｒ
ｓｔ　ｌｎ　Ｆｉｒｓｔ　０ｕｔ）メモリであり、書込
みと読出しは互いに独立して同時に行うことができるが
、厳密には初めてデータが書込まれてから最初に読出さ
れるまでにはある時間αが必要である。そこで、読出制
御回路は初期化信号を受けて、＆＋１の期間だけＦＩＦ
Ｏメモリの読出しを禁止すべく禁止信号を発生する。

その結果、読出しクロックはα＋ｔの期間だけ歯抜けの
状態でＦＩＦＯメモリに与えられることとなり、入力デ
ータが時間αから時間α＋２ｔの間で変動しても、常に
一定のタイミングで読出すことができる。なお、ＦＩＦ
Ｏメモリは、初期化信号に基づくリセット信号によって
リセットされるが、自己が出力した状態信号に基づき前
記禁止信号が発生したときにも、リセット信号を受けて
リセットされる。

次に、地球と衛星間の距離変動に基づく伝搬遅延をシミ
ュレートする場合には、前記とは逆に、入力データおよ
び書込みクロックは変動しない一定のものを用い、読出
しクロック番こ適宜な変化を与える。これにより、ＦＩ
ＦＯメモリからは伝搬遅延が生じたデータが出力される
ことになる。

このように、本発明の遅延変動吸収回路によれば、ＦＩ
ＦＯメモリを用いて構成したので、回路構成の大幅な簡
素化を図ることができる。

従って、装置の小型化、低消費電力化が図れ、また大幅
なコストダウンを図ることができる。

加えて、本発明によれば、衛星の位置変動に基づく伝搬
遅延変動をシミュレートする用途にも簡単に適用できる
という優れた効果が得られる。

（実　施　例） 以下、本発明の実施例を図面を参照して説明する。第１
図は本発明の一実施例に係る遅延変動吸収回路を示す、
この遅延変動吸収回路は、ＦＩＦＯメモリ１と、読出制
御回路２と、読出しクロック発生回路としてのアンド（
論理積）回路３とを基本的に備える。

ＦＩＦＯメモリ１は、入力データを書込クロックである
入力クロックに従って書込む動作と、アンド回路３が出
力する読出しクロックに従って出力データを読出す動作
とを互いに独立して行える先行書込み先行読出しメモリ
である。

このＦＩＦＯメモリ１は、その内部状態を示す状態信号
を読出制御回路２へ出力する一方、読出制御回路２から
のリセット信号によってその内部データを全てリセット
できるようになっている。

なお、状態信号は、内部状態が「空」であるとき、また
は「−杯」であるとき出力されるが、通常は内部（こデ
ータが格納されているので出力されない。

読出制御回路２は、外部から与えられる初期化信号とＦ
ＩＦＯメモリ１が出力する前記状態信号を受けてＦＩＦ
Ｏメモリ１へ前記リセット信号を送出するとともに、Ｆ
ＩＦＯメモリ１からの読出しを所定期間禁止するための
禁止信号を発生し、その禁止信号をアンド回路３の一方
の入力へ与え、る、初期化信号は本回路に電源を投入し
て初めて動作させる場合や、衛星の位置がその変動範囲
の中心位置になった場合等に外部から強制的に本回路の
動作状態を初期化するための信号である。

また、リセット信号は初期化信号または前記状態信号の
いずれかで形成される。そして、禁止信号は、初期化信
号入力時の初期状態において、また前記状態信号がＦＩ
ＦＯメモリ１の内部状態が「−杯」であることを示す真
常時においてそれぞれ発生し、その他の通常時では発生
しない。

ここに、前記所定期間は次の如くして２つ要因を考慮し
て定められる。第１は、遅延変動の吸収（または発生）
に必要な最大遅延量である。

この最大遅延量を±を時間とすると、ＦＩＦＯメモリ１
に書込まれたデータは初期時には少なくともｔ時間は読
出しを禁止する必要がある。

第２は、ＦＩＦＯメモリ１に、初めてのデータが書込ま
れてから最初に読み出されるまでにはある程度の時間α
が必要である。斯くして、前記所定時間はα＋ｔと定め
られる。即ち、禁止信号は、第２図（ａ）（ｂ）に示す
ように、リセット信号が発生した時点から時間α＋を経
過するまでの期間発生する。リセット信号は動作初期化
時あるいはＦＩＦＯメモリ１の異常時に発生するから、
この禁止信号はＦＩＦＯメモリ１の動作初期化時あるい
は′異常時に一定期間（α＋ｔ）読出しを禁止するため
のものである。

アンド回路３は、他方の入力に出力クロックが与えられ
、この出力クロックと前記禁止信号との論理積に基づき
前記読出しクロックを出力する。

この読出しクロックはＦＩＦＯメモリ１の初期化時ある
いは異常時にリセット後の一定時間、即ち（α＋ｔ）時
間の期間クロックが欠落したものとなる。なお、出力ク
ロックは前記入力クロックとは異なる系統から与えられ
るものである。

次に、入力データが衛星の位置変動に基づく伝搬遅延変
動の影響を受けたものである場合、その変動を吸収して
安定的な出力データを形成する動作を第２図を参照して
説明する。

入力クロックは、入力データに同期して形成されるもの
であるから、入力データと同様に伝搬遅延変動の影響を
受けたものである。

一方、出力クロックは入力クロックと同一の精度と周波
数をもった同一内容のクロックで、入力クロックの如き
伝搬遅延変動のない安定的なりロックである。

まず、遅延変動量が最大遅延範囲２ｔの中間値ｔである
場合には、第２図（ｃ）（ｄ）に示すように、出力デー
タは入力データ書込み後の（α＋ｔ）時間経過時点から
ＦＩＦ○メモリ１から読出されることになる。そして、
遅延変動量が前記中間値ｔから時間ｔｘ（ｔｔ≦ｔ）だ
け減った場合には、第２図（ｅ）に示すように、入力デ
ータは時間ｔ１だけ進んだタイミングでＦＩＦＯメモリ
１に書込まれる。しかし、出力データの読出しタイミン
グは第２図（ｄ）と同一であるから、出力データは時間
１．たけ遅れて読出される。

逆に、痙延変動量が前記中間値ｔから時間ｔ２（ｔｚ≦
ｔ）だけ増えた場合には、第２図（ｅ）に示すように、
入力データは時間ｔ２だけ遅れたタイミングでＦＩＦＯ
メモリ１へ書込まれる。

しかし、出力データの読出しタイミングは第２図（ｄ）
と同一であるから、出力データは時間ｔ２だけ早く読出
される。

このように、出力データは遅延変動の影響がない一定の
タイミングでＦＩＦＯメモリ１から読出すことができる
。つまりＦＩＦＯメモリ１からの読出しは、その書込み
に対して最小のα時間後から最大のα＋２を時間後まで
ドツプラー変動等による遅延変動を打消すように変化し
て、その補償をするように行われることになる。

なお、ＦＩＦＯメモリの容量は遅延変動量とそのデータ
のクロック周波数によって決まる。

例えば、クロック周波数を２　ＭＨｚ、遅延変動量の増
大時間ｔを±８０μｓとすると、時間を相当分として１
６０ビツト必要となる。

また、ＦＩＦＯメモリ自体の特性として、１ビツト目の
データを書込んでから最初にその１ビツト目のデータを
読出せるようになるために必要な時間α相当分として約
１ビツト程度必要である。

よって、ＦＩＦＯメモリの容量は全部で時間α＋２を相
当分以上必要となり、即ち１＋２Ｘ１６０＝３２１ビッ
ト以上あれば良い０通常のＦＩＦＯメモリの容量は２の
べき乗で決まる場合が多いので、３２１の上の値２　　
＝５１２ビットの容量のＦＩＦＯメモリを使用すれば十
分である。

この場合、ＦＩＦＯメモリへ書込まれてから、読出され
るまでの遅延量はαからα＋２ｔまでの変動量よりも容
量の大きくなった分だけ固定的に増えることになる。

さらに、本発明によれば、地球と衛星間の距離変動に基
づく伝搬遅延をシミュレートすることができる。即ち、
この場合には、前記とは逆に、入力データおよび入力ク
ロックは変動しない一定のものを用い、読出しクロック
に適宜な変化を与えるのである。これにより、ＦＩＦＯ
メモリ１からは伝搬遅延が生じたデータを出力させるこ
とができる。

（発明の効果） 以上詳述したように、本発明の遅延変動吸収回路によれ
ば、外部から与えられる書込クロックに従った書込み動
作と、前記書込みクロックとは異なる読出しクロックに
従ったデータの読出し動作とを互いに独立して行うこと
ができる先行書込み先行読出しメモリ、即ちＦＩＦＯメ
モリを用いて構成したので、回路構成の大幅な簡素化を
図ることができる。従って、装置の小型化、低消費電力
化が図れ、また大幅なコストダウンを図ることができる
。加えて、本発明によれば、衛星の位置変動に基づく伝
搬遅延変動をシミュレートする用途にも簡単に適用でき
るという優れた効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る遅延変動吸収回路の構
成ブロック図、第２図は本実施例の動作を説明するため
の各部信号のタイムチャート、第３図は従来例の構成ブ
ロック図、第４図は従来例の動作を説明するためのタイ
ムチャートである。 １・・・・・・ＦＩＦＯメモリ、　２・・・・・・読出
制御回路、３・・・・・・アンド回路、　１１．１２．
１３・・・・・・ＲＡＭ、　２１．２２．２３・・・・
・・アドレス選択回路、３１．３２・・・・・・アドレ
スカウンタ、　４１．４２・・・・・・選択カウンタ、
　５１・・・・・・出力選択回路、６１・・・・・・読
出位相制御回路。 代理人　弁理士　　八　幡　　義　博 第　ｌ　図 （１））繁土傅号　　　　　　　　：　　　　［動作タ
イＡ士岬−ト 屑５２　　ドう

Claims (1)

【特許請求の範囲】
1. 外部から与えられる書込クロックに従つた書込み動作と
   、前記書込みクロックとは異なる読出しクロックに従つ
   たデータの読出し動作とを互いに独立して行うことがで
   きる先行書込み先行読出しメモリと；外部から与えられ
   る初期化信号と前記メモリが出力する状態信号とを受け
   て前記メモリをリセットするとともに、該メモリからの
   読出しを所定期間禁止するための禁止信号を発生する読
   出制御回路と：外部から与えられるクロックに基づき前
   記読出しクロックを出力するものであって、該読出しク
   ロックの出力を前記禁止信号が示す期間だけ禁止する読
   出しクロック発生回路とを備えたことを特徴とする遅延
   変動吸収回路。