JPH0736517B2 - 冗長回路 - Google Patents
冗長回路Info
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- JPH0736517B2 JPH0736517B2 JP63204868A JP20486888A JPH0736517B2 JP H0736517 B2 JPH0736517 B2 JP H0736517B2 JP 63204868 A JP63204868 A JP 63204868A JP 20486888 A JP20486888 A JP 20486888A JP H0736517 B2 JPH0736517 B2 JP H0736517B2
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- Japan
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- circuit
- logic
- pair
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- transistor
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
- G06F11/202—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant
- G06F11/2051—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements where processing functionality is redundant in regular structures
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/006—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation at wafer scale level, i.e. wafer scale integration [WSI]
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は一般にコンピュータ論理及び制御回路に関し、
具体的には、単一の半導体チップ上で使用される論理制
御冗長構成方式に関する。
具体的には、単一の半導体チップ上で使用される論理制
御冗長構成方式に関する。
B.従来の技術 半導体ウェハに固有の欠陥及び製造中に加わった欠陥に
よって、所与の半導体チップ製品のサイズと製造の歩留
りが制限される。こうしたチップの欠陥がある場合に製
造の歩留りを改善するために、当技術分野では様々な冗
長構成方式が用いられている。これらの冗長構成方式
は、チップ上に所与の論理機能または制御機能を構成す
る際に欠陥のある回路の代わりにチップ上に「良好な」
回路を使うように構成されている。こうした冗長構成方
式は、普通なら大型チップのサイズのものを必要な歩留
りで経済的に製造できない、ランダム論理チップを再構
成するのに特に有用である。
よって、所与の半導体チップ製品のサイズと製造の歩留
りが制限される。こうしたチップの欠陥がある場合に製
造の歩留りを改善するために、当技術分野では様々な冗
長構成方式が用いられている。これらの冗長構成方式
は、チップ上に所与の論理機能または制御機能を構成す
る際に欠陥のある回路の代わりにチップ上に「良好な」
回路を使うように構成されている。こうした冗長構成方
式は、普通なら大型チップのサイズのものを必要な歩留
りで経済的に製造できない、ランダム論理チップを再構
成するのに特に有用である。
しかし、冗長構成を使用する場合でもチップ全体を「殺
す」様々な欠陥がまだ残っている。たとえば、外部ネッ
トの短絡があると、欠陥のあるその外部ネットに接続さ
れたすべての回路が短絡される恐れがある（この場合、
外部ネットとはチップ中のある回路群から他の回路群に
至る１本または複数の信号線を指す）。さらに、ある種
の方式では、故障回路を主信号論理経路から除去した後
でも故障信号が伝播できる。
す」様々な欠陥がまだ残っている。たとえば、外部ネッ
トの短絡があると、欠陥のあるその外部ネットに接続さ
れたすべての回路が短絡される恐れがある（この場合、
外部ネットとはチップ中のある回路群から他の回路群に
至る１本または複数の信号線を指す）。さらに、ある種
の方式では、故障回路を主信号論理経路から除去した後
でも故障信号が伝播できる。
さらに、多くの冗長構成方式は、消費電力の増加を伴
い、大幅な回路のオーバーヘッドが生じる。たとえば、
多くの冗長構成方式では、どの回路が機能しているかを
決定するために複雑な決定制御回路を使用する。こうし
た回路はその実施に多くの回路要素が必要なだけでな
く、全体的な回路動作が大幅に遅延する。
い、大幅な回路のオーバーヘッドが生じる。たとえば、
多くの冗長構成方式では、どの回路が機能しているかを
決定するために複雑な決定制御回路を使用する。こうし
た回路はその実施に多くの回路要素が必要なだけでな
く、全体的な回路動作が大幅に遅延する。
C.発明が解決しようとする問題点 本発明の目的は、論理的回路の冗長部分への電力供給を
遮断しているにも拘らずその出力ノードの論理状態を正
常な論理回路部分の出力ノードの論理状態に迅速に合致
させることの可能な低消費電力で遅延の少ない冗長回路
を提供することである。
遮断しているにも拘らずその出力ノードの論理状態を正
常な論理回路部分の出力ノードの論理状態に迅速に合致
させることの可能な低消費電力で遅延の少ない冗長回路
を提供することである。
D.問題点を解決するための手段 本発明の構成は次の通りである。
トランジスタ論理回路および該論理回路と相補関係に動
作する基準トランジスタ回路の並列回路、共通抵抗なら
びに電力供給用スイツチング装置を直列接続した回路群
の複数を対の形態で直流電源電圧基準電圧との間に接続
した複数対の回路群であつて、各対の回路群の各々は、
相互に同一の論理機能を実行する論理回路および対応す
る各論理出力を発生するための上記基準トランジスタ回
路に関連した回路ノードを含む複数対の回路群と、 複数の各対の一方または他方の回路群の上記スイツチン
グ装置に共通接続され、各対の一方または他方の回路群
に選択的に電力を供給するように制御するための電力制
御線と、 対の各回路群の上記各回路ノード間を直流的に相互接続
するための相互接続線と、 上記直流電源電圧および基準電圧間に接続され常時電力
が印加され、上記各回路ノードからの論理出力を制御信
号として受理し基準電圧側の端子に直結した出力ノード
に対応する論理状態信号を出力するための出力段トラン
ジスタから成り、各回路群の各回路ノードを上記各出力
ノードから分離する分離回路と、 各対の回路群において、上記スイツチング装置が非導通
状態の回路群の上記出力ノードにおける論理状態を、導
通状態のスイツチング装置の属する回路群の出力ノード
の論理状態と実質的に同一になるように制御するための
上記相互接続線を含む手段と、 より成り、電力が供給されている対の一方の回路群の出
力ノードの論理状態を、電力が供給されている対の他方
の回路群の出力ノードの論理状態と同一に強制すること
を特徴とする冗長回路。
作する基準トランジスタ回路の並列回路、共通抵抗なら
びに電力供給用スイツチング装置を直列接続した回路群
の複数を対の形態で直流電源電圧基準電圧との間に接続
した複数対の回路群であつて、各対の回路群の各々は、
相互に同一の論理機能を実行する論理回路および対応す
る各論理出力を発生するための上記基準トランジスタ回
路に関連した回路ノードを含む複数対の回路群と、 複数の各対の一方または他方の回路群の上記スイツチン
グ装置に共通接続され、各対の一方または他方の回路群
に選択的に電力を供給するように制御するための電力制
御線と、 対の各回路群の上記各回路ノード間を直流的に相互接続
するための相互接続線と、 上記直流電源電圧および基準電圧間に接続され常時電力
が印加され、上記各回路ノードからの論理出力を制御信
号として受理し基準電圧側の端子に直結した出力ノード
に対応する論理状態信号を出力するための出力段トラン
ジスタから成り、各回路群の各回路ノードを上記各出力
ノードから分離する分離回路と、 各対の回路群において、上記スイツチング装置が非導通
状態の回路群の上記出力ノードにおける論理状態を、導
通状態のスイツチング装置の属する回路群の出力ノード
の論理状態と実質的に同一になるように制御するための
上記相互接続線を含む手段と、 より成り、電力が供給されている対の一方の回路群の出
力ノードの論理状態を、電力が供給されている対の他方
の回路群の出力ノードの論理状態と同一に強制すること
を特徴とする冗長回路。
E.発明の効果 本発明によって提供される利点の１つは、外部ネットを
短絡によってチップ全体が「殺」されることがないこと
である。さらに、本発明は、欠陥回路からの欠陥信号が
伝播するのを防止し、大部分の場合、並列冗長構成チャ
ンネル上に２つの「良好」信号が確実に存在するように
する。さらに、上記の利点と同時に、通常の冗長構成方
式に比べてチップの消費電力、回路の複雑さ及び遅延が
かなり減少する。
短絡によってチップ全体が「殺」されることがないこと
である。さらに、本発明は、欠陥回路からの欠陥信号が
伝播するのを防止し、大部分の場合、並列冗長構成チャ
ンネル上に２つの「良好」信号が確実に存在するように
する。さらに、上記の利点と同時に、通常の冗長構成方
式に比べてチップの消費電力、回路の複雑さ及び遅延が
かなり減少する。
F.実施例 本発明の冗長構成方式は、普通なら非冗長回路チップを
機能できなくする欠陥を吸収するように設計されてい
る。この方式では、複雑な論理回路が複数の異なる回路
群すなわち回路ブロックに細分される。これらの異なる
回路群はそれぞれ複製される、実質的に同じ回路群の対
をもたらす。特定の回路群の大きさは設計パラメータで
あり、１群当たり１個の回路から数千の回路まで広い範
囲で変わることができる。可能な最高のチップ歩留りを
実現するための回路群の最適の大きさは、経験的に、ま
たは欠陥密度、回路ファミリー、集積レベルその他様々
なパラメータなどの要因を考慮に入れて決定することが
できる。
機能できなくする欠陥を吸収するように設計されてい
る。この方式では、複雑な論理回路が複数の異なる回路
群すなわち回路ブロックに細分される。これらの異なる
回路群はそれぞれ複製される、実質的に同じ回路群の対
をもたらす。特定の回路群の大きさは設計パラメータで
あり、１群当たり１個の回路から数千の回路まで広い範
囲で変わることができる。可能な最高のチップ歩留りを
実現するための回路群の最適の大きさは、経験的に、ま
たは欠陥密度、回路ファミリー、集積レベルその他様々
なパラメータなどの要因を考慮に入れて決定することが
できる。
第２図を参照すると、複数対の回路群すなわち回路ブロ
ック10A、10Bないし32A、32Bが示されている。ある対の
各回路群は、それぞれ回路ノードと電力制御線を有す
る。第２図で、電力制御線は、11A、11B、13A、13B;15
A、15B;17A、17B;19A、19B;21A、21B;23A、23B;25A、25
B;27A、27B;29A、29B;31A、31B;33A、33Bを含む。ある
対の各回路群は、その対の他の回路群がその回路ノード
上で生成するものと実質上同じ電気信号を各ノード上で
生成するように設計されている。しかし、ある対のある
回路群は、その電力制御線が活動化されている場合に限
り動作する。
ック10A、10Bないし32A、32Bが示されている。ある対の
各回路群は、それぞれ回路ノードと電力制御線を有す
る。第２図で、電力制御線は、11A、11B、13A、13B;15
A、15B;17A、17B;19A、19B;21A、21B;23A、23B;25A、25
B;27A、27B;29A、29B;31A、31B;33A、33Bを含む。ある
対の各回路群は、その対の他の回路群がその回路ノード
上で生成するものと実質上同じ電気信号を各ノード上で
生成するように設計されている。しかし、ある対のある
回路群は、その電力制御線が活動化されている場合に限
り動作する。
第２図に示す回路群は、図に示す矩形34で表わされる18
個の個別回路を含むことに留意されたい。もちろん、当
然のことながら、これらの回路群は任意の数の異なる回
路を含むことができ、ある群の回路の数が回路群の対ご
とに変わってもよい。
個の個別回路を含むことに留意されたい。もちろん、当
然のことながら、これらの回路群は任意の数の異なる回
路を含むことができ、ある群の回路の数が回路群の対ご
とに変わってもよい。
第２図の冗長構成方式は、さらに双方向通信のために、
各対の回路群用の回路ノードを、（以下で説明する）関
連する分離回路に接続する前に、電気的に共通に接続す
る手段を含む。本発明の好ましい実施例では、これらの
電気的接続手段は、それぞれに単にその回路群対用の回
路ノード相互間に双方向電気通信経路を形成するストラ
ップまたは金属線を含む。この電気的接続手段は、チッ
プ動作全体を遅延させるどんな形の論理素子や制御素子
も含まないことが好ましい。図では、電気ストラップ40
−64が、それぞれ回路群の対10−32用の回路ノードを接
続するのに利用されている。
各対の回路群用の回路ノードを、（以下で説明する）関
連する分離回路に接続する前に、電気的に共通に接続す
る手段を含む。本発明の好ましい実施例では、これらの
電気的接続手段は、それぞれに単にその回路群対用の回
路ノード相互間に双方向電気通信経路を形成するストラ
ップまたは金属線を含む。この電気的接続手段は、チッ
プ動作全体を遅延させるどんな形の論理素子や制御素子
も含まないことが好ましい。図では、電気ストラップ40
−64が、それぞれ回路群の対10−32用の回路ノードを接
続するのに利用されている。
第２図に示す冗長構成方式は、さらに複数対の回路群に
関連する電力制御線のおのおのに接続された、各回路群
対のうち１つの回路群だけに電力を供給するための切換
え手段すなわちスイッチング装置を含む。それらの回路
群用の電力制御線を制御するためのこうした切換え手段
を実現するのに利用できる手段としては、様々な手段が
ある。本発明の一実施例では、切換え手段は、所定の数
のパターンをシフト・レジスタに読み込むための入力端
子71を備えたシフト・レジスタ70を含む。シフト・レジ
スタ70は、複数の連続段72−96を含み、各段は、ある回
路群対の１つの回路群用の電力制御線に接続された真線
をもち、かつその回路群対の他の回路群用の電力制御線
に接続された補線をもつ。したがって、切換え手段は、
所定のパターンをシフト・レジスタの段に単に読み込む
ことによって動作するので、各段用の真線または補線の
どちらかが付勢されて、それに接続された当該の回路群
に電力を供給する。
関連する電力制御線のおのおのに接続された、各回路群
対のうち１つの回路群だけに電力を供給するための切換
え手段すなわちスイッチング装置を含む。それらの回路
群用の電力制御線を制御するためのこうした切換え手段
を実現するのに利用できる手段としては、様々な手段が
ある。本発明の一実施例では、切換え手段は、所定の数
のパターンをシフト・レジスタに読み込むための入力端
子71を備えたシフト・レジスタ70を含む。シフト・レジ
スタ70は、複数の連続段72−96を含み、各段は、ある回
路群対の１つの回路群用の電力制御線に接続された真線
をもち、かつその回路群対の他の回路群用の電力制御線
に接続された補線をもつ。したがって、切換え手段は、
所定のパターンをシフト・レジスタの段に単に読み込む
ことによって動作するので、各段用の真線または補線の
どちらかが付勢されて、それに接続された当該の回路群
に電力を供給する。
第２図の冗長構成方式は、さらにおのおの出力ノードを
もつ複数の分離回路を含み、異なる分離回路が異なる各
回路群用の回路ノードに接続され、分離回路は動作中常
に電力を供給され、各分離回路は、それに接続された回
路ノード上の信号を示す出力信号をその出力ノード上で
供給し、同時に、接続された回路ノードをその分離回路
出力ノードに接続されたネットから分離する。
もつ複数の分離回路を含み、異なる分離回路が異なる各
回路群用の回路ノードに接続され、分離回路は動作中常
に電力を供給され、各分離回路は、それに接続された回
路ノード上の信号を示す出力信号をその出力ノード上で
供給し、同時に、接続された回路ノードをその分離回路
出力ノードに接続されたネットから分離する。
この冗長構成方式は、さらにある回路群対の、切換え手
段から電力を供給されていない回路群の分離回路出力ノ
ードの電気的状態を、電気的接続手段を介して制御し
て、その回路群の、切換え手段から電力を供給されてい
る回路群の分離回路出力ノードと同じ、電気的状態をも
たせ、したがって、その対の両方の分離回路出力ノード
が正確な電気信号を供給するようにする手段を含む。上
記の複数の分離回路及び分離回路出力ノードの電気的状
態を制御する手段を実施する方法には、様々の方法があ
る。本発明は、特定の手段に限定されるものではなく、
またこうした実施を行なうために特定の種類の切換え要
素を使用することに限定されるものではない。この説明
では、分離回路と制御手段のある特定の回路による実施
が、エミッタ結合論理回路構成に関連して第１図に示し
てある。本発明はこの特定の構成または回路の種類に限
定されるものではないことに留意されたい。たとえば、
論理回路として、TTL回路、FET論理回路も使用可能であ
り、また分離回路としてはソース・フオロワFETデバイ
スも使用可能であろう。
段から電力を供給されていない回路群の分離回路出力ノ
ードの電気的状態を、電気的接続手段を介して制御し
て、その回路群の、切換え手段から電力を供給されてい
る回路群の分離回路出力ノードと同じ、電気的状態をも
たせ、したがって、その対の両方の分離回路出力ノード
が正確な電気信号を供給するようにする手段を含む。上
記の複数の分離回路及び分離回路出力ノードの電気的状
態を制御する手段を実施する方法には、様々の方法があ
る。本発明は、特定の手段に限定されるものではなく、
またこうした実施を行なうために特定の種類の切換え要
素を使用することに限定されるものではない。この説明
では、分離回路と制御手段のある特定の回路による実施
が、エミッタ結合論理回路構成に関連して第１図に示し
てある。本発明はこの特定の構成または回路の種類に限
定されるものではないことに留意されたい。たとえば、
論理回路として、TTL回路、FET論理回路も使用可能であ
り、また分離回路としてはソース・フオロワFETデバイ
スも使用可能であろう。
第１図では、回路群100Aと100Bを含む簡単な回路群の対
100が示してある。回路群100Aは、説明を容易にするた
めに、論理回路102A、104A、10Aだけを含むものとして
示してある。同様に、回路群対100の回路群100Bは、回
路102B、104B、106Bを含む。第１図に示した例では、こ
れらの回路102−106はOR回路だけを含む。これらのOR回
路は同一なので、回路106Aと106Bについてのみ考察する
ことにする。
100が示してある。回路群100Aは、説明を容易にするた
めに、論理回路102A、104A、10Aだけを含むものとして
示してある。同様に、回路群対100の回路群100Bは、回
路102B、104B、106Bを含む。第１図に示した例では、こ
れらの回路102−106はOR回路だけを含む。これらのOR回
路は同一なので、回路106Aと106Bについてのみ考察する
ことにする。
回路106Aを参照すると、この回路は、電力線110、並列
に接続された１組の入力トランジスタ112、114、116、1
18、及び基準トランジスタ120を含む。トランジスタ112
−120のエミッタは、電力供給トランジスタ122のコレク
タに接続されている。入力トランジスタ112−118のコレ
クタは、ノード124に接続されている。ノード124は、直
列に接続された１対の抵抗126と128を介して電力供給線
110に接続されている。トランジスタ112−118のベース
は、それぞれの各論理入力信号を受け取る。基準トラン
ジスタ120のコレクタは、抵抗器130と128を介して電力
供給線110に接続されている。基準トランジスタ120のベ
ースは、基準電圧VRに接続されている。基準トランジス
タ120のコレクタは回路ノード129に接続されている。し
たがって、この回路ノード129は、直列に接続された抵
抗器130と128を介して電力供給線110に接続されてい
る。この回路の電力供給トランジスタ122のエミッタ
は、抵抗器132を介して異なる電源電圧VEEに接続されて
いる。電流供給トランジスタ122のベースは、電力制御
線101Aに接続されている。第２図に示す実施例では、こ
の電力制御線は、シフト・レジスタ70のある段用の真出
力線または補出力線のどちらかを含む。
に接続された１組の入力トランジスタ112、114、116、1
18、及び基準トランジスタ120を含む。トランジスタ112
−120のエミッタは、電力供給トランジスタ122のコレク
タに接続されている。入力トランジスタ112−118のコレ
クタは、ノード124に接続されている。ノード124は、直
列に接続された１対の抵抗126と128を介して電力供給線
110に接続されている。トランジスタ112−118のベース
は、それぞれの各論理入力信号を受け取る。基準トラン
ジスタ120のコレクタは、抵抗器130と128を介して電力
供給線110に接続されている。基準トランジスタ120のベ
ースは、基準電圧VRに接続されている。基準トランジス
タ120のコレクタは回路ノード129に接続されている。し
たがって、この回路ノード129は、直列に接続された抵
抗器130と128を介して電力供給線110に接続されてい
る。この回路の電力供給トランジスタ122のエミッタ
は、抵抗器132を介して異なる電源電圧VEEに接続されて
いる。電流供給トランジスタ122のベースは、電力制御
線101Aに接続されている。第２図に示す実施例では、こ
の電力制御線は、シフト・レジスタ70のある段用の真出
力線または補出力線のどちらかを含む。
回路106Bは、電力供給線111、１組の並列な入力トラン
ジスタ170、172、174、176、及び基準トランジスタ164
を含む。トランジスタ170−176と基準トランジスタ164
のエミッタは、電流供給トランジスタ156のコレクタに
接続されている。トランジスタ170−176のコレクタは、
ノード178に接続されている。ノード178は、直列に接続
された抵抗器180と160を介して電力供給線111に接続さ
れている。トランジスタ170−176のベースは、入力論理
信号を受け取る。基準トランジスタ164のコレクタは、
回路ノード138に接続されている。回路ノード138は、１
組の直列に接続された抵抗器162と160を介して電力供給
線111に接続されている。基準トランジスタのベース
は、基準電圧VRに接続されている。電流供給トランジス
タ156のエミッタは、抵抗器157を介して電源電圧VEEに
接続されている。電流供給トランジスタ156のベース
は、電力制御線101Bに接続されている。電力制御線101B
は、電力制御線101Aに接続されたシフト・レジスタ段か
らの真線または補線のうちの他方のものを含む。
ジスタ170、172、174、176、及び基準トランジスタ164
を含む。トランジスタ170−176と基準トランジスタ164
のエミッタは、電流供給トランジスタ156のコレクタに
接続されている。トランジスタ170−176のコレクタは、
ノード178に接続されている。ノード178は、直列に接続
された抵抗器180と160を介して電力供給線111に接続さ
れている。トランジスタ170−176のベースは、入力論理
信号を受け取る。基準トランジスタ164のコレクタは、
回路ノード138に接続されている。回路ノード138は、１
組の直列に接続された抵抗器162と160を介して電力供給
線111に接続されている。基準トランジスタのベース
は、基準電圧VRに接続されている。電流供給トランジス
タ156のエミッタは、抵抗器157を介して電源電圧VEEに
接続されている。電流供給トランジスタ156のベース
は、電力制御線101Bに接続されている。電力制御線101B
は、電力制御線101Aに接続されたシフト・レジスタ段か
らの真線または補線のうちの他方のものを含む。
本発明によれば、回路群100A用の回路ノード129は、電
気的接続手段136によって回路群100Bの回路ノード138に
接続されている。第１図に示す実施例では、この電気的
接続手段は、単に双方向電気経路を形成する金属ストラ
ップまたは線のみを含む。
気的接続手段136によって回路群100Bの回路ノード138に
接続されている。第１図に示す実施例では、この電気的
接続手段は、単に双方向電気経路を形成する金属ストラ
ップまたは線のみを含む。
第１図に示す実施例では、本発明で必要な分離回路が、
回路群100A用のエミッタ・フォロワ・トランジスタ140
と回路群100B用のエミッタ・フォロウ・トランジスタ14
2によって実施される。第１図に示す構成では、エミッ
タ・フォロワ・トランジスタ140のコレクタが電力供給
線110に直線接続され、そのエミッタは抵抗器141を介し
て第２の電源電圧VEEに接続されている。エミッタ・フ
ォロワ・トランジスタ140のエミッタは、出力ノード144
に接続されている。この出力ノードは、外部ネットに接
続してよい。エミッタ・フォロワ・トランジスタ140の
ベースは、回路ノード129に接続されている。同様に、
エミッタ・フォロワ・トランジスタ142のコレクタは、
電力供給線111に接続され、そのエミッタは抵抗器146を
介して第２の電源電圧VEEに接続され、そのベースは回
路ノード138に接続されている。この場合も、エミッタ
・フォロワ・トランジスタ142のエミッタは、出力ノー
ド148に接続される。このノード148は外部回路ネットに
接続される。後述するように、このような結線関係にお
いては、エミツタ・フォロワ・トランジスタ140、142
は、レベル・シフト・エミッタ・フォロワと同等なレベ
ル・シフト・ダイオードとして機能し、各回路ノード12
9、138の電圧よりも1Vbeだけ下降した電圧を各エミツ
タ、すなわち出力ノード144、148に発生する。
回路群100A用のエミッタ・フォロワ・トランジスタ140
と回路群100B用のエミッタ・フォロウ・トランジスタ14
2によって実施される。第１図に示す構成では、エミッ
タ・フォロワ・トランジスタ140のコレクタが電力供給
線110に直線接続され、そのエミッタは抵抗器141を介し
て第２の電源電圧VEEに接続されている。エミッタ・フ
ォロワ・トランジスタ140のエミッタは、出力ノード144
に接続されている。この出力ノードは、外部ネットに接
続してよい。エミッタ・フォロワ・トランジスタ140の
ベースは、回路ノード129に接続されている。同様に、
エミッタ・フォロワ・トランジスタ142のコレクタは、
電力供給線111に接続され、そのエミッタは抵抗器146を
介して第２の電源電圧VEEに接続され、そのベースは回
路ノード138に接続されている。この場合も、エミッタ
・フォロワ・トランジスタ142のエミッタは、出力ノー
ド148に接続される。このノード148は外部回路ネットに
接続される。後述するように、このような結線関係にお
いては、エミツタ・フォロワ・トランジスタ140、142
は、レベル・シフト・エミッタ・フォロワと同等なレベ
ル・シフト・ダイオードとして機能し、各回路ノード12
9、138の電圧よりも1Vbeだけ下降した電圧を各エミツ
タ、すなわち出力ノード144、148に発生する。
図から、わかるように、分離回路トランジスタ140、142
は、各々、コレタタおよびエミツタの両端子が電力供給
線110および第２電源電圧VEE間ならびに電力供給線111
および第２電源電圧VEE間に接続され、電力供給用スイ
ツチング・トラジスタの非導通状態の場合でも、常時、
電力が供給されている。各回路群は、出力ノード144お
よび148とは、分離回路により直流的に絶縁されてい
る。したがつて、これらの出力ノードに接続されている
外部回路ネツト上の信号線に短絡障害が発生して出力ノ
ードに障害電流が伝播してきたとしても、これらの電流
が各回路群内に流入することがない。
は、各々、コレタタおよびエミツタの両端子が電力供給
線110および第２電源電圧VEE間ならびに電力供給線111
および第２電源電圧VEE間に接続され、電力供給用スイ
ツチング・トラジスタの非導通状態の場合でも、常時、
電力が供給されている。各回路群は、出力ノード144お
よび148とは、分離回路により直流的に絶縁されてい
る。したがつて、これらの出力ノードに接続されている
外部回路ネツト上の信号線に短絡障害が発生して出力ノ
ードに障害電流が伝播してきたとしても、これらの電流
が各回路群内に流入することがない。
本発明の他の重要な特徴は、ある回路群対の、切換え手
段から電力を供給されていない回路群の分離回路出力ノ
ードの電気的状態を、電気的接続手段を介して制御し
て、その回路群対の、切換え手段から電力を供給されて
いる回路群の分離回路出力ノードと同じ電気的状態をも
たせる手段が設けられていることである。この特徴によ
り、第１図の両方の出力ノード144と148は、それに接続
された外部ネットと同じ電気的論理状態または制御状態
をもたらす。回路ノード129と138の間に電気的接続手段
を使用しても、出力ノード144と148の電気的状態が同じ
になることが本来保証されるものではないことに留意さ
れたい。この点に関連して、ある回路群用の出力段の回
路は、ある回路群が電源を投入されたとき、その回路群
対の関連する両方の分離回路用の出力ノードの電気的状
態を制御するように設計しなければならない。第１図に
示す実施例では、この制御は、各回路群用の回路ノード
を当該の抵抗器網を介して電力供給線110と111に接続す
ることによって実現される。したがって、各回路群対の
電力を供給された回路群の出力段は、それが、電気的接
続手段136を介してその対の電源を供給されていない回
路群の出力段の抵抗器網に電流を流すかどうかによっ
て、その回路群対の電力を供給されない分離回路用の出
力ノードの電気的状態を制御するように動作する。
段から電力を供給されていない回路群の分離回路出力ノ
ードの電気的状態を、電気的接続手段を介して制御し
て、その回路群対の、切換え手段から電力を供給されて
いる回路群の分離回路出力ノードと同じ電気的状態をも
たせる手段が設けられていることである。この特徴によ
り、第１図の両方の出力ノード144と148は、それに接続
された外部ネットと同じ電気的論理状態または制御状態
をもたらす。回路ノード129と138の間に電気的接続手段
を使用しても、出力ノード144と148の電気的状態が同じ
になることが本来保証されるものではないことに留意さ
れたい。この点に関連して、ある回路群用の出力段の回
路は、ある回路群が電源を投入されたとき、その回路群
対の関連する両方の分離回路用の出力ノードの電気的状
態を制御するように設計しなければならない。第１図に
示す実施例では、この制御は、各回路群用の回路ノード
を当該の抵抗器網を介して電力供給線110と111に接続す
ることによって実現される。したがって、各回路群対の
電力を供給された回路群の出力段は、それが、電気的接
続手段136を介してその対の電源を供給されていない回
路群の出力段の抵抗器網に電流を流すかどうかによっ
て、その回路群対の電力を供給されない分離回路用の出
力ノードの電気的状態を制御するように動作する。
本発明の前記の制御上に特徴を理解するため、第１図の
回路の動作を、回路群100Bが電力を供給されず、回路群
100Aが電力を供給される例について考察する。この場
合、制御線101Bは低電圧状態にあるので、回路群100B用
の各電流供給トランジスタ149、150、152、154、156は
すべて非導通状態にバイアスされるが、制御線101Aは高
電圧状態にあるので、その各電流供給トランジスタ19
0、192、194、196、122は導通する。したがって、回路
群101Bに電流が流れない。ただし、分離回路トランジス
タ142は、そのベースが抵抗器網（160と162）を介して
電力供給線111に接続され、そのコレクタが電力供給線1
11に接続され、そのエミッタが第２の電源VEEに接続さ
れているので、常に電力を供給される。
回路の動作を、回路群100Bが電力を供給されず、回路群
100Aが電力を供給される例について考察する。この場
合、制御線101Bは低電圧状態にあるので、回路群100B用
の各電流供給トランジスタ149、150、152、154、156は
すべて非導通状態にバイアスされるが、制御線101Aは高
電圧状態にあるので、その各電流供給トランジスタ19
0、192、194、196、122は導通する。したがって、回路
群101Bに電流が流れない。ただし、分離回路トランジス
タ142は、そのベースが抵抗器網（160と162）を介して
電力供給線111に接続され、そのコレクタが電力供給線1
11に接続され、そのエミッタが第２の電源VEEに接続さ
れているので、常に電力を供給される。
本発明のこの特徴により、出力ノード148は、電力を供
給されている回路群100Aの回路ノード129の電気的状態
によって制御される。これが第１図の回路で起こること
は以下の考察からわかる。基準トランジスタ120が導通
している（入力トランジスタ112、114、116、118への入
力信号がすべて低レベルである）場合、トランジスタ12
0は、電力供給線110から抵抗器128と130中に電流を流
し、その電流を電流供給トランジスタ122を介して第２
の電流VEEに流す。抵抗器130による電圧降下により、回
路ノード129の電圧が低レベル状態になる。次に、エミ
ッタ・フォロワ・トランジスタ140が、この低レベル電
圧状態を1Vbeの電圧降下だけシフトさせて、このシフト
された低レベルの電圧を出力ノード144に供給する。さ
らに、基準トランジスタ120は、電力供給線111から、回
路ノード138に接続された直列に接続された抵抗器160と
162、回路ノード129に接続された電気的接続線136、基
準トランジスタ120、及び電流供給トランジスタ122を介
して第２の電源電圧VEEに電流を流す。したがって、抵
抗器162の両端間での電圧降下により、回路ノード138の
電圧が低レベル状態になる。この低レベル電圧状態がエ
ミッタ・フォロワ・トランジスタ142によって1Vbeに電
圧降下だけシフトされて出力ノード148に送られる。
給されている回路群100Aの回路ノード129の電気的状態
によって制御される。これが第１図の回路で起こること
は以下の考察からわかる。基準トランジスタ120が導通
している（入力トランジスタ112、114、116、118への入
力信号がすべて低レベルである）場合、トランジスタ12
0は、電力供給線110から抵抗器128と130中に電流を流
し、その電流を電流供給トランジスタ122を介して第２
の電流VEEに流す。抵抗器130による電圧降下により、回
路ノード129の電圧が低レベル状態になる。次に、エミ
ッタ・フォロワ・トランジスタ140が、この低レベル電
圧状態を1Vbeの電圧降下だけシフトさせて、このシフト
された低レベルの電圧を出力ノード144に供給する。さ
らに、基準トランジスタ120は、電力供給線111から、回
路ノード138に接続された直列に接続された抵抗器160と
162、回路ノード129に接続された電気的接続線136、基
準トランジスタ120、及び電流供給トランジスタ122を介
して第２の電源電圧VEEに電流を流す。したがって、抵
抗器162の両端間での電圧降下により、回路ノード138の
電圧が低レベル状態になる。この低レベル電圧状態がエ
ミッタ・フォロワ・トランジスタ142によって1Vbeに電
圧降下だけシフトされて出力ノード148に送られる。
入力トランジスタ112、114、116または118のベースに接
続された入力信号の１つが高レベルにあるとき、そのト
ランジスタによって電流が電力供給線110から抵抗器128
と126を介して流れ、電流供給トランジスタ122を介して
第２の電源電圧VEEに流れる。この場合、エミッタ・フ
ォロワ・トランジスタ140を導通状態に保つのに十分な
非常に小さい電流（マイクロ・アンペア・レベル）だけ
が抵抗器130中を流れ、その結果、その両端間で非常に
小さい電圧降下が生じる。したがって、回路ノード129
の電圧が高電圧レベルに上がる。この電圧レベルは、や
はりエミッタ・フォロワ・トランジスタ140によってシ
フトされ、出力ノード144に送られる。基準トランジス
タ120が導通状態にないので、電流が電力供給線111から
抵抗器160、162、回路ノード138、電気線136を介して流
れることはない。
続された入力信号の１つが高レベルにあるとき、そのト
ランジスタによって電流が電力供給線110から抵抗器128
と126を介して流れ、電流供給トランジスタ122を介して
第２の電源電圧VEEに流れる。この場合、エミッタ・フ
ォロワ・トランジスタ140を導通状態に保つのに十分な
非常に小さい電流（マイクロ・アンペア・レベル）だけ
が抵抗器130中を流れ、その結果、その両端間で非常に
小さい電圧降下が生じる。したがって、回路ノード129
の電圧が高電圧レベルに上がる。この電圧レベルは、や
はりエミッタ・フォロワ・トランジスタ140によってシ
フトされ、出力ノード144に送られる。基準トランジス
タ120が導通状態にないので、電流が電力供給線111から
抵抗器160、162、回路ノード138、電気線136を介して流
れることはない。
したがって、エミッタ・フォロワ・トランジスタ142を
導通状態に保つのに必要なきわめて小さい電流が抵抗器
162中を流れる。すなわち、回路ノード138の電圧は高レ
ベルにある。この回路ノード138に電圧は、エミッタ・
フォロワ・トランジスタ142のVbeの電圧降下だけシフト
されて、出力ノード148に印加される。すなわち、回路
群100Aが電力を供給されている場合、回路ノード129と1
38の電圧は、基準トランジスタ120が電流を流すかどう
かによって決まる。回路群100Bが電力を供給され、回路
群100Aが電力を供給されていない場合にも同じ動作が行
なわれるはずである。この場合、回路ノード129と138の
電圧レベルは、電圧基準トランジスタ164が電流を流す
かどうかによって決まる。
導通状態に保つのに必要なきわめて小さい電流が抵抗器
162中を流れる。すなわち、回路ノード138の電圧は高レ
ベルにある。この回路ノード138に電圧は、エミッタ・
フォロワ・トランジスタ142のVbeの電圧降下だけシフト
されて、出力ノード148に印加される。すなわち、回路
群100Aが電力を供給されている場合、回路ノード129と1
38の電圧は、基準トランジスタ120が電流を流すかどう
かによって決まる。回路群100Bが電力を供給され、回路
群100Aが電力を供給されていない場合にも同じ動作が行
なわれるはずである。この場合、回路ノード129と138の
電圧レベルは、電圧基準トランジスタ164が電流を流す
かどうかによって決まる。
上記の説明からわかるように、この回路の最重要な特徴
は、分離回路140及び142と電気的接続手段136を出力段1
06Aと106Bのために特に設計された回路と一緒に組み合
わせることにより、どちらの出力段に電力が供給された
場合でも、両方の分離回路140と142用の出力ノードの電
気的状態を制御できるようにすることである。第１図の
特定の例では、この特別の出力段の設計は、電源とその
回路群用の回路ノードとの間に接続された抵抗器網の形
をとり、出力段は、電力を供給すると、その回路群対用
の電力を供給されている出力段及び電力を供給されてい
ない出力段の抵抗器網に電流を流し、それにより、その
回路群対の両方の回路群用の分離回路の出力ノードの電
気的状態を制御するように構成されている。すなわち、
この設計により、ある回路群対用の分離回路の出力ノー
ドが同じ電気的状態をもつことが保証される。
は、分離回路140及び142と電気的接続手段136を出力段1
06Aと106Bのために特に設計された回路と一緒に組み合
わせることにより、どちらの出力段に電力が供給された
場合でも、両方の分離回路140と142用の出力ノードの電
気的状態を制御できるようにすることである。第１図の
特定の例では、この特別の出力段の設計は、電源とその
回路群用の回路ノードとの間に接続された抵抗器網の形
をとり、出力段は、電力を供給すると、その回路群対用
の電力を供給されている出力段及び電力を供給されてい
ない出力段の抵抗器網に電流を流し、それにより、その
回路群対の両方の回路群用の分離回路の出力ノードの電
気的状態を制御するように構成されている。すなわち、
この設計により、ある回路群対用の分離回路の出力ノー
ドが同じ電気的状態をもつことが保証される。
ある瞬間では、回路群対の複製回路が電力を切断される
ので、この回路設計は冗長構成ではないことに留意され
たい。したがって、この冗長構成による追加の電力損失
はほとんどない。さらに、冗長構成回路の電力切断によ
り故障信号の伝播が防止される。
ので、この回路設計は冗長構成ではないことに留意され
たい。したがって、この冗長構成による追加の電力損失
はほとんどない。さらに、冗長構成回路の電力切断によ
り故障信号の伝播が防止される。
また、この構成は、回路群の１つに故障がある場合でさ
え、その分離回路用の出力ノードに、機能的に正確な２
つの出力信号を生成することに留意されたい。これらの
２つの機能的に正確な出力信号は、電気ストラップを回
路群のための特別に設計された出力段と組み合わせて使
用することにより実現される。ただし、電気ストラップ
を使用すると、一方の回路群の出力ノードに接続された
外部ネットと、その対の他方の回路群の出力ノードに接
続された外部ネットとの間の独立性が失われる。この設
計によって独立が失われるため、ある出力ノードに接続
された外部ネットの１つの短絡により、望ましくない論
理信号がその回路群対用の両方の外部ネット上に現われ
ることになる。すなわち、出力ネットの１つにこうした
短絡が生じると、チップの機能性が破壊されることにな
る。したがって、これらの分離回路は、ある対の一方の
回路群に接続された１つの外部ネットでの信号の短絡に
よる欠陥のある論理状態が電気ストラップを介して、そ
の対の他方の回路群に接続された他の外部ネットに伝播
されることを防止するため、電気ストラップ及び特別に
設計された出力段と組み合わせて使用しなければならな
い必須の特徴である。
え、その分離回路用の出力ノードに、機能的に正確な２
つの出力信号を生成することに留意されたい。これらの
２つの機能的に正確な出力信号は、電気ストラップを回
路群のための特別に設計された出力段と組み合わせて使
用することにより実現される。ただし、電気ストラップ
を使用すると、一方の回路群の出力ノードに接続された
外部ネットと、その対の他方の回路群の出力ノードに接
続された外部ネットとの間の独立性が失われる。この設
計によって独立が失われるため、ある出力ノードに接続
された外部ネットの１つの短絡により、望ましくない論
理信号がその回路群対用の両方の外部ネット上に現われ
ることになる。すなわち、出力ネットの１つにこうした
短絡が生じると、チップの機能性が破壊されることにな
る。したがって、これらの分離回路は、ある対の一方の
回路群に接続された１つの外部ネットでの信号の短絡に
よる欠陥のある論理状態が電気ストラップを介して、そ
の対の他方の回路群に接続された他の外部ネットに伝播
されることを防止するため、電気ストラップ及び特別に
設計された出力段と組み合わせて使用しなければならな
い必須の特徴である。
切換え手段は、互いに独立したまたは接続されている。
様々な記憶装置または記憶セル構成によって実施できる
ことに留意されたい。第２図に示した例では、切換え手
段は、一連のラッチを含む。好ましい実施例では、これ
らのラッチは、順にロードされるシフト・レジスタを形
成するように接続される。
様々な記憶装置または記憶セル構成によって実施できる
ことに留意されたい。第２図に示した例では、切換え手
段は、一連のラッチを含む。好ましい実施例では、これ
らのラッチは、順にロードされるシフト・レジスタを形
成するように接続される。
本発明は、普通なら非冗長集積回路を機能させないよう
にする欠陥を有効に吸収することができる。冗長構成な
しでは製造できないようなサイズのランダム論理チップ
の歩留りを大幅に向上させる。この点に関連して、この
構成による冗長構成を用いると、非冗長チップに比べて
６倍ないし10倍の機能回路をもつチップを同程度の歩留
りで製造することが可能になり、さらに、この方式によ
る冗長構成を用いると、ある製造ラインで、同じ時間に
冗長構成のないものの10倍ないし15倍の量の出荷可能な
回路が供給できることが判明した。
にする欠陥を有効に吸収することができる。冗長構成な
しでは製造できないようなサイズのランダム論理チップ
の歩留りを大幅に向上させる。この点に関連して、この
構成による冗長構成を用いると、非冗長チップに比べて
６倍ないし10倍の機能回路をもつチップを同程度の歩留
りで製造することが可能になり、さらに、この方式によ
る冗長構成を用いると、ある製造ラインで、同じ時間に
冗長構成のないものの10倍ないし15倍の量の出荷可能な
回路が供給できることが判明した。
本発明の冗長構成方式は、特に論理回路設計における簡
単な集中方法の使用に適していることに留意されたい。
単な集中方法の使用に適していることに留意されたい。
第１図は、本発明により形成された１つの回路群対の概
略回路構成図である。 第２図は、本発明の冗長構成回路方式の一実施例の概略
構成図である。 10−32、100……回路群の対、10A−32A、10B−32B、100
A、100B……回路群、11A−33A、11B−33B、101A、101B
……電力制御線、34……個別回路、40−64……電気スト
ラップ、70……シフト・レジスタ、72−96……レジスタ
段、102A、104A、106A、102B、104B、106B……論理回
路、＃110、111……電力供給線、112、114、116、118、
170、172、174、176……入力トランジスタ、120、164…
…基準トランジスタ、122、149、150、152、154、156、
190、192、194、196……電流供給トランジスタ、128、1
30、132、141、156、157、160、162、180……抵抗器、1
29、133……回路ノード、136……電気ストラップ、14
0、142……エミッタ・フォロワ・トランジスタ、144、1
48……出力ノード。
略回路構成図である。 第２図は、本発明の冗長構成回路方式の一実施例の概略
構成図である。 10−32、100……回路群の対、10A−32A、10B−32B、100
A、100B……回路群、11A−33A、11B−33B、101A、101B
……電力制御線、34……個別回路、40−64……電気スト
ラップ、70……シフト・レジスタ、72−96……レジスタ
段、102A、104A、106A、102B、104B、106B……論理回
路、＃110、111……電力供給線、112、114、116、118、
170、172、174、176……入力トランジスタ、120、164…
…基準トランジスタ、122、149、150、152、154、156、
190、192、194、196……電流供給トランジスタ、128、1
30、132、141、156、157、160、162、180……抵抗器、1
29、133……回路ノード、136……電気ストラップ、14
0、142……エミッタ・フォロワ・トランジスタ、144、1
48……出力ノード。
フロントページの続き (72)発明者 ジヨージ・ジヨン・ジヨーデイ アメリカ合衆国ニユーヨーク州ワツビンガ ーズ・フオールズ、スミス・クロスイン グ・ロード（番地なし) (72)発明者 ケネス・ルーイス・レイナー アメリカ合衆国ニユーヨーク州ホープウエ ル・ジヤンクシヨン、サバステイーン・コ ート（番地なし) (56)参考文献 特開 昭62−286170（ＪＰ，Ａ) 米国特許4798976（ＵＳ，Ａ) 欧州特許出願公開317472（ＥＰ，Ａ２)
Claims (1)
- 【請求項１】トランジスタ論理回路および該論理回路と
相補関係に動作する基準トランジスタ回路の並列回路、
共通抵抗ならびに電力供給用スイツチング装置を直列接
続した回路群の複数を対の形態で直流電源電圧と基準電
圧との間に接続した複数対の回路群であつて、各対の回
路群の各々は、相互に同一の論理機能を実行する論理回
路および対応する各論理出力を発生するための上記基準
トランジスタ回路に関連した回路ノードを含む複数対の
回路群と、 複数の各対の一方または他方の回路群の上記スイツチン
グ装置に共通接続され、各対の一方または他方の回路群
に選択的に電力を供給するように制御するための電力制
御線と、 対の各回路群の上記各回路ノード間を直流的に相互接続
するための相互接続線と、 上記直流電源電圧および基準電圧間に接続され常時電力
が印加され、上記各回路ノードからの論理出力を制御信
号として受理し基準電圧側の端子に直結した出力ノード
に対応する論理状態信号を出力するための出力段トラン
ジスタから成り、各回路群の各回路ノードを上記各出力
ノードから分離する分離回路と、 各対の回路群において、上記スイツチング装置が非導通
状態の回路群の上記出力ノードにおける論理状態を、導
通状態のスイツチング装置の属する回路群野出力ノード
の論理状態と実質的に同一になるように制御するための
上記相互接続線を含む手段と、 より成り、電力が供給されている対の一方の回路群の出
力ノードの論理状態を、電力が供給されている対の他方
の回路群の出力ノードの論理状態と同一に強制すること
を特徴とする冗長回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/120,431 US4798976A (en) | 1987-11-13 | 1987-11-13 | Logic redundancy circuit scheme |
| US120431 | 1998-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01143415A JPH01143415A (ja) | 1989-06-06 |
| JPH0736517B2 true JPH0736517B2 (ja) | 1995-04-19 |
Family
ID=22390229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63204868A Expired - Lifetime JPH0736517B2 (ja) | 1987-11-13 | 1988-08-19 | 冗長回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4798976A (ja) |
| EP (1) | EP0317472B1 (ja) |
| JP (1) | JPH0736517B2 (ja) |
| DE (1) | DE3854320T2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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