JPH0736720A - 二重化コンピュータ装置 - Google Patents

Abstract

(57)【要約】 【目的】大がかりなシステムを構築しなくとも、制御側
がダウンしたような場合における待機側プロセツサ装置
への制御動作の切替えを、継続性を維持しながら即座に
行うことができるようにする。 【構成】各プロセッサ装置に、ＯＳ実行メモリ手段と、
プログラム実行メモリ手段と、ＣＰＵ装置と、プログラ
ムの起動によりスタートしそのプログラムの実行ステッ
プ数をカウントすると共にＣＰＵ装置への割り込みによ
りそれまで実行したステップ数を記憶するステップカウ
ント手段と、割り込みにより中断したプログラムの再起
動時に、自身のステップカウント手段が記憶する実行ス
テップ数と相手プロセッサ装置内のステップカウント手
段が記憶する実行ステップ数とを比較し、その差が所定
の値より大きい場合一方のプロセッサ装置側のＣＰＵ装
置を先行させて動作させ、双方のプロセッサ装置のＣＰ
Ｕ装置が同時にプログラムの実行を開始するように制御
する同期ずれ調整手段を備えて構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、プロセスの制御のため
に適用される二重化コンピュータ装置に関し、更に詳し
くは、単体で実行可能な２つのプロセッサ装置をシステ
ムバスで結合し、２つのプロセッサ装置のいずれからも
システムバスに接続された入出力装置に対してアクセス
することができるように構成した二重化コンピュータ装
置に関する。

【０００２】

【従来の技術】プロセス制御を行うプロセッサ装置にお
いては、信頼性を高めるためにプロセス制御演算を行う
プロセッサ装置を二重化構成とし、一方のプロセッサ装
置の故障に備えて他方のプロセッサ装置からも入出力装
置に対してアクセスが行えるように構成した二重化コン
ピュータ装置が広く実用化されている。

【０００３】この様な二重化コンピュータ装置を構成す
る場合、２つのプロセッサ装置をどの様に結合して動作
させるかが課題となるが、従来考えられている結合方式
として、以下のものがある。 （ａ）２つのプロセッサ装置を、互いに同期をとりなが
ら同一のソフトウェアにより動作させると共に、これら
のプロセッサ装置につながる入出力装置（Ｉ／Ｏ）も二
重化構成とし、双方で常に同期をとるように構成する。 （ｂ）２つのプロセッサ装置で、同一のソフトウェアを
制御側と待機側とで分けて動作させる。２つのプロセッ
サ装置内の各ＣＰＵは、独立して動作する。入出力装置
は、プロセッサ装置の外部に信号を出力する場合は制御
側が動作し、それ以外の内部で動作が完結する処理は、
各プロセッサ装置で独立してその処理を実行する。制御
側にあるプロセッサ装置による処理は、システムの任意
のタイミングで待機側となっているプロセッサ装置へ等
値化する。待機側のプロセッサ装置は、常にこの等値化
による処理を実行しながら、制御側のプロセッサ装置の
ダウンに備える。 （ｃ）２つのプロセッサ装置で、同一のソフトウェアを
制御側と待機側とで分けて動作させる。２つのプロセッ
サ装置内の各ＣＰＵ装置は、独立して動作する。入出力
装置は、制御側でのみ動作し、もう片方は実行可能な状
態で待機しておく。制御側にあるプロセッサ装置による
処理で操作したデータに関しては、制御側にあるプロセ
ッサ装置のアプリケーションソフトウェアが、任意のタ
イミングで待機側となっているプロセッサ装置へ等値化
する。待機側のプロセッサ装置は、常にこの等値化によ
る処理を実行しながら、制御側のプロセッサ装置のダウ
ンに備える。制御側のプロセッサ装置がダウンした場合
は、等値化した内容に従って処理を継続する。 （ｄ）２つのプロセッサ装置で、同一もしくは独自のソ
フトウェアを独立して動作させる。２つのプロセッサ装
置は、お互いの装置のアプリケーションソフトウェア間
で、任意のタイミングで同期通信を行い、制御側のプロ
セッサ装置がダウンした場合は、それまで待機側にあっ
たプロセッサ装置が代行する。

【０００４】

【発明が解決しようとする課題】２つのプロセッサ装置
を、前述したように結合する従来方式において、（ａ）
の方式は、プロセッサ装置内の各ＣＰＵ間でインストラ
クションの度に同期をとる必要があり、ＣＰＵの処理ス
ピードが著しく低下するという問題がある。（ｂ）の方
式は、実行状態にあるプロセッサ装置から待機側となっ
ていたプロセッサ装置に実行権が切り替えられた際、そ
れまで待機側となっていたプロセッサ装置は、すでに実
行済みの処理を再び実行することになる。この時、待機
実行のための時間を必要とするため、リアルタイム性を
要求されるようなプロセス制御システムとしては不向き
である。

【０００５】（ｃ）の方式は、等値化するデータの設計
が複雑となり、特に高級言語を使用して作成されたアプ
リケーションソフトウェアでは、データエリアをどのよ
うにとるかはコンパイラが決定することであるために、
対応が困難になるという問題がある。（ｄ）の方式は、
お互いの装置のアプリケーションソフトウェアによって
のみ二重化の切替えを実現することになるために、汎用
的な二重化構成のシステムとは言えない。

【０００６】本発明は、これらの点に鑑みてなされたも
ので、二重化構成としたプロセッサ装置において、オペ
レーションシステム（ＯＳ）の管理下で動作するアプリ
ケーションソフトウェアに、二重化の意識をさせること
なく、従って、二重化切替え制御のための構成が簡単
で、信頼性の高い二重化プロセッサ装置を提供すること
を目的とする。

【０００７】また、本発明の他の目的は、前述した目的
を達成するために本願発明者らが先に、特願平５−２６
５８１号にて提案した二重化コンピュータ装置に改良を
加えたものであって、ＯＳの機能をあまり使用しないで
動作するようなアプリケーションソフトウェアの場合で
も、２つのプロセッサ装置で同期実行が行えるようにし
た二重化コンピュータ装置を提供することを目的とす
る。

【０００８】

【課題を解決するための手段】この様な目的を達成する
本発明は、単体で実行可能な２つのプロセッサ装置をシ
ステムバスで結合した二重化コンピュータ装置であっ
て、各プロセッサ装置に、オペレーティングシステムを
格納したＯＳ実行メモリ手段と、オペレーティングシス
テムの機能を使用（システムコール）しながら動作する
アプリケーションプログラムを格納したプログラム実行
メモリ手段と、前記各メモリに格納されているプログラ
ムに従って動作するＣＰＵ装置と、このＣＰＵ装置が実
行するプログラムの起動によりスタートし当該プログラ
ムの実行ステップ数をカウントすると共にＣＰＵ装置へ
の割り込みによりそれまで実行したステップ数を記憶す
るステップカウント手段と、前記割り込みにより中断し
たプログラムの再起動時に、自身のステップカウント手
段が記憶する実行ステップ数と相手プロセッサ装置内の
ステップカウント手段が記憶する実行ステップ数とを比
較し、その差が所定の値より大きい場合実行ステップ数
が少ないプロセッサ装置側のＣＰＵ装置に対して前記差
のステップ数だけ先に動作を開始させ、双方のプロセッ
サ装置のＣＰＵ装置が同期して動作するように制御する
同期ずれ調整手段と、自身のＣＰＵ装置が受けた割り込
みを相手側プロセッサ装置内のＣＰＵ装置に伝えるプロ
セス装置間割り込み発生手段とを備えたことを特徴とす
る二重化コンピュータ装置である。

【０００９】

【作用】各プロセッサ装置において、通常の動作はプロ
グラム実行メモリ手段に格納されているアプリケーショ
ンプログラムが、ＯＳの機能を使用しながら動作してい
る。ステップカウント手段は、ＣＰＵ装置が実行するア
プリケーションプログラムの実行ステップをカウントし
ていて、ＣＰＵ装置への割り込みにより処理が中断され
た時に、それまで動作した実行ステップ数を記憶する。

【００１０】同期ずれ調整手段は、割り込みにより実行
プログラムの処理が中断した後、再びそれが起動された
時に、各ステップカウント装置が記憶している実行ステ
ップ数を読みだして比較し、双方のＣＰＵ装置で実行さ
れているアプリケーションプログラムの実行ステップ数
に許容される以上の差がある場合、遅れている片方のＣ
ＰＵ装置を先に起動させて双方のＣＰＵ装置が同期動作
するように制御する。

【００１１】これにより、２つのプロセッサ装置は、常
に同期がとられて同様の処理を実行することとなり、一
方のプロセッサ装置がダウンした場合に他方のプロセッ
サ装置がその動作を継続して引き継ぐことができる。

【００１２】

【実施例】以下図面を用いて本発明の一実施例を詳細に
説明する。図１は、本発明に係わる装置の基本的な機能
を示す機能ブロック図である。図において、ＭＤ１，Ｍ
Ｄ２はそれぞれ単体で実行可能な２つのプロセッサ装置
で、互いにシステムバスＳＢにより結合しており、実際
に制御に関与しているＩ／Ｏ装置をどちらがアクセスす
るかにより制御側と待機側とに分けられる構成となって
いて、ここでは、例えばプロセッサ装置ＭＤ１側が実作
業（制御）につき、他方のプロセッサ装置ＭＤ２側が待
機する側となっていることを想定する。

【００１３】各プロセッサ装置ＭＤ１，ＭＤ２は、オペ
レーションシステム（ＯＳ）の管理下で動作する汎用化
された言語（例えばＣ言語）で記述されたアプリケーシ
ョンソフトウェアに従って、データの処理や制御を行う
ように構成されている。また、各プロセッサ装置は、外
部からの割り込み処理以外に、ＯＳによる多重実行の発
生はなく、アプリケーションプログラムが連続に実行す
る処理を中断するのは、そのアプリケーションプログラ
ムがＯＳをコールするか、又は、ＯＳが動作するような
処理を実行した場合のみであり、また、各プログラム間
でのデータの授受および通信は、全てＯＳを経由して行
われるように構成されている。

【００１４】各プロセッサ装置ＭＤ１，ＭＤ２におい
て、１１はＯＳを格納したＯＳ実行メモリ手段、１２は
アプリケーションプログラムを格納したプログラム実行
メモリ手段である。ここに格納されているアプリケーシ
ョンプログラムは、ＯＳの機能を使用しながら（システ
ムコールを行いながら）動作するもので、各種のアプリ
ケーションに応じて用意されるが、その設計あるいは作
成は、二重化処理を意識することなく行われる。１３は
各メモリ手段１１，１２に格納されている各プログラム
に従って動作するＣＰＵ装置で、データの演算処理，各
種の制御や通信処理などを行う機能を有している。

【００１５】１４は各プロセッサ装置ＭＤ１，ＭＤ２に
対応して設けられている入出力装置（Ｉ／Ｏ装置）であ
る。ここでは、２つのプロセッサ装置を結ぶシステムバ
スＳＢに接続され、各プロセッサ装置内に設けている例
を示すが、プロセッサ装置の外部に設けられるものでも
よく、また、各プロセッサ装置にそれぞれ独立して結合
し、独自に動作するものでもよい。

【００１６】１５は自身のプロセッサ装置が実作業に関
与しているとき、Ｉ／Ｏ装置１４から割り込みを受けた
場合、待機状態にある相手のプロセッサ装置側に対し
て、同様の割り込みを行うプロセス装置間割り込み発生
手段である。待機側プロセッサ装置は、制御側のプロセ
ス装置間割り込み発生手段１５による割り込みを受ける
と、自身のＣＰＵ装置に対して、疑似的な割り込みを発
生させ、制御側と同様の割り込み処理を行う。この場合
の割り込み処理は、通常はアプリケーションの動作とは
全く非同期に行われることになる。

【００１７】１６はステップカウント手段で、ＣＰＵ装
置１３が実行するアプリケーションプログラムの起動に
よりスタートし、ラン（ＲＵＮ）サイクル信号を受けて
そのプログラムの実行ステップ数をカウントすると共
に、ＣＰＵ装置１３へ割り込みがあるまで実行したステ
ップ数を記憶するように構成されている。１７は同期ず
れ調整手段で、ＣＰＵ装置１３への割り込みにより中断
したプログラムの再起動時に、自身のステップカウント
手段１６が記憶する実行ステップ数と相手プロセッサ装
置内のステップカウント手段が記憶する実行ステップ数
とを読みだして比較する機能、ステップ数の差が所定の
値より大きい場合実行ステップ数が少ないプロセッサ装
置側のＣＰＵ装置に対して差のステップ数だけ先に動作
を開始させ、双方のプロセッサ装置のＣＰＵ装置が同期
して動作するように制御する機能、同期動作が開始され
た時点でステップカウント手段１６を再びスタートさせ
る機能を備えて構成されている。

【００１８】２つのプロセッサ装置ＭＤ１，ＭＤ２は、
制御側も待機側もそれぞれのＣＰＵ装置１３によって独
自に動作しているが、各プロセッサ装置は、いずれも１
つのＣＰＵ装置で動作しているために、それらの動作が
正常に行われていれば、互いの動作は同期したものとな
る。しかしながら、一方のプロセッサ装置において、割
り込み処理などが継続して発生すると、双方のプロセッ
サ装置の同期動作が少しづつずれてくる。

【００１９】本願発明者らが先に、特願平５−２６５８
１号にて提案した二重化コンピュータ装置は、この点の
解決策として、同期をとる動作を、アプリケーションプ
ログラムがシステムコールを実行した時（ＯＳがコール
されるたびに）、双方のプロセッサ装置で待ち合わせを
行うように構成してある。なお、待ち合わせが行われる
場合としては、ＣＰＵ装置１３から割り込みが発生した
場合、プロセッサ装置が自身のＩ／Ｏ装置１４に対して
アクセスを行った（この場合、制御側から待機側にデー
タ転送が行われる）場合、プログラム実行メモリ手段１
２で動作するプログラムからのＩ／Ｏ装置１４に対して
アクセス要求を行った場合等である。

【００２０】ここで、アプリケーションプログラムがシ
ステムコールを長時間行わない場合には、双方のプロセ
ッサ装置でのアプリケーションプログラムの実行処理が
徐々にずれていく（双方のプロセッサ装置での同期ずれ
が生ずる）可能性がある。本発明の装置においては、ス
テップカウント手段１６と同期ずれ調整手段１７とを設
けた構成により、アプリケーションプログラムがシステ
ムコールを長時間行わない場合であっても、同期ずれが
生じないようにしている。

【００２１】図２は、本発明の一実施装置の主要な構成
ブロック図である。各プロセッサＭＤ１，ＭＤ２は、い
ずれも、マイクロプロセッサＭＰと主記憶手段ＭＥとか
らなり、これらはいずれも共通のシステムバスＳＢを介
して互いに結合している。各マイクロプロセッサＭＰ内
には、アプリケーションプログラムに従ってデータの演
算処理，各種の制御や通信処理などを行う機能を備えた
ＣＰＵ実行制御手段１３、プロセッサ間割り込み発生手
段１５、ステップカウント手段１６、同期ずれ調整手段
１７が設けられている。主記憶手段ＭＥ内には、ＯＳ実
行メモリ手段１１とプログラム実行メモリ手段１２とし
て機能する領域が用意されている。

【００２２】なお、システムバスＳＢは二重化構成と
し、システムバスのいずれかが故障した場合には、他方
のシステムバスを用いて各プロセッサ装置から各Ｉ／Ｏ
装置へアクセスできるような構成としてもよい。図３
は、２つのプロセッサ装置が同期して動作するためのソ
フトウェア構成を示す概念図である。

【００２３】この図において、１２０はプログラム実行
メモリ手段１２に格納されているアプリケーションソフ
トウェアを総括的に示したブロックであり、１２１はア
プリケーションソフトウェア１２０の実行をコントロー
ルするディスパッチャーである。このディスパッチャー
１２１はＯＳの制御のもとで動作している。２つのプロ
セッサ装置は、一方が制御側、他方が待機側とに分かれ
ていて、それぞれで同一のアプリケーションソフトウェ
ア（プログラム）が同期しながら実行されるように、ス
テップカウント手段１６，同期ずれ調整手段１７の機能
により制御される。なお、１８はステップカウント手段
１６のカウント数を各アプリケーションソフトウェア毎
に格納するステップセーブエリアを示していて、同期ず
れ調整手段１７から読みだすことができるようになって
いる。

【００２４】１２２は割り込み処理部で、ＣＰＵ装置１
３，Ｉ／Ｏ装置１４，プロセッサ装置間割り込み発生手
段１５からの割り込みを受付けて、それらの割り込み処
理を行うブロックを示している。この様に構成した装置
の同期化のための動作を次に説明する。通常の動作にお
いて、アプリケーションソフトウェア１２０は、ＯＳの
機能を使用しながら所定のアプリケーションソフトウェ
アを実行している。この様な動作の中で、アプリケーシ
ョンソフトウェア１２０がシステムコールを行うと、２
つのプロセッサ装置ＭＤ１，ＭＤ２の動作が同期するよ
うな待ち合わせ処理が行われる。

【００２５】この間、各プロセッサ装置内の各ステップ
カウント手段１６は、ディスパッチャー１２１からの起
動信号によりスタートし、ＣＰＵのラン信号を受けてＣ
ＰＵの実行ステップ数をカウントしている。ここで、Ｃ
ＰＵが実行しているアプリケーションソフトウェアが中
断するのは、割り込みが発生する場合である。また、そ
の後再び実行を継続させるのは、ＯＳの制御のもとで動
作するディスパッチャー１２１，同期ずれ調整手段１７
の実行制御による。

【００２６】図４は、前述した割り込みがあった場合の
動作を示すフローチャートである。割り込み処理手段１
２２は、外部から割り込みを受け付けると、ＣＰＵ装置
がアプリケーションソフトウェア１２０を実行中か判断
し、実行中でなければ通常の割り込み処理を実行する。
これに対して、アプリケーションソフトウェアを実行中
である場合、ステップカウント手段１６からそのアプリ
ケーションソフトウェアのそれまでの実行ステップ数を
読みだして、その値をステップセーブエリア１８に、各
アプリケーションソフトウェア毎に現在の値に加算して
格納する。その後に、通常の割り込み処理を実行する。

【００２７】なお、割り込み処理手段１２２が受け付け
る割り込みは、通常、一方のプロセッサ装置においての
み受け付けられために、プロセス装置間割り込み発生手
段１５が、システムバスＳＢを経由して、他方のプロセ
ッサ装置に対しても疑似的な割り込みを行う。他方のプ
ロセッサ装置は、この疑似的な割り込みを受けて、同様
に、自身の側のステップカウント手段１６からそれまで
の実行ステップ数を読みだして、その値をステップセー
ブエリア１８に、各アプリケーションソフトウェア毎に
現在の値に加算して格納する。

【００２８】図５は、ディスパッチャー１２１および同
期ずれ調整手段１７の動作を示すフローチャートであ
る。割り込み処理が終了すると、ディスパッチャー１２
１は、中断したアプリケーションソフトウェアを再起動
することになるが、それに先立って、同期ずれ調整手段
１７は、ステップセーブエリア１８に格納されている再
起動するアプリケーションソフトウェアの実行ステップ
数を読み出すと共に、その実行ステップ数と、相手のプ
ロセッサ装置における同様のアプリケーションソフトウ
ェアの実行ステップ数とを比較する。そして、その差が
所定の許容値より大きいか、即ち、２つのプロセッサ装
置の同期動作のずれが許容される範囲を越えているか判
断する。

【００２９】ここで、同期ずれが大きいと判断される
と、一方のプロセッサ装置の動作に対して、遅れて動作
しているプロセッサ装置のＣＰＵ装置を、遅れているス
テップ数分だけ先行して起動する。これにより、先行し
て起動したプロセッサ装置側が同じステップ数まで追い
つく。続いて、ステップカウント手段１６をクリアして
再スタートすると共に、２つのプロセッサ装置でのアプ
リケーションソフトウェアを共に起動して、同期動作に
移行する。

【００３０】なお、以上の説明では、２つのプロセッサ
装置は、ＯＳの管理下で動作しているアプリケーション
ソフトウェアがシステムコールを行うときに基本的に同
期をとるための動作をすることを想定しているが、この
様な同期をとるための動作を省略した構成でもよい。こ
の場合、例えば、同期ずれ調整手段は、所定の周期でス
テップカウント手段のカウント値を参照・比較し、その
差に応じて同期ずれを調整するような構成とすること
で、割り込み処理が長時間ない場合でも、同期ずれが次
第に大きくなることはない。

【００３１】

【発明の効果】以上、詳細に説明したように、本発明
は、実際に制御に関与しているＩ／Ｏ装置をどちらがア
クセスするかにより制御側と待機側とに分けられる２つ
のプロセツサ装置で構成される二重化コンピュータ装置
において、各プロセッサ装置に、アプリケーションソフ
トウェアの実行ステップ数をカウントする手段と、同期
ずれ調整手段とを設け、割り込み処理の機会を捕らえて
自動的に同期がとられるように構成したものである。

【００３２】従って、本発明によれば、制御側のプロセ
ッサ装置と待機側プロセッサ装置とは、同様の処理を同
期して常に実行することとなり、大がかりなシステムを
構築しなくとも、制御側がダウンしたような場合におけ
る待機側プロセッサ装置への制御動作の切替えを、継続
性を維持しながら即座に行うことができる。また、２つ
のプロセッサ装置が同期をとる動作をシステムコールに
基づいて行う場合であって、システムコールが長時間行
われないような場合でも、同期動作のずれを回避するこ
とができ、アプリケーションプログラムは、その設計時
において二重化処理（同期化のための処理）を意識しな
くともよく、アプリケーションプログラムの作成を容易
に行うことができる。

【図面の簡単な説明】

【図１】本発明に係わる装置の基本的な機能を示す機能
ブロック図である。

【図２】本発明の一実施装置の主要な構成ブロック図で
ある。

【図３】２つのプロセッサ装置が同期して動作するため
のソフトウェア構成を示す概念図である。

【図４】割り込みがあった場合の動作を示すフローチャ
ートである。

【図５】ディスパッチャー１２１および同期ずれ調整手
段１７の動作を示すフローチャートである。

【符号の説明】

ＭＤ１，ＭＤ２ プロセッサ装置 ＳＢ システムバス １１ ＯＳ実行メモリ手段 １２ プログラム実行メモリ手段 １３ ＣＰＵ装置 １４ 入出力装置（Ｉ／Ｏ装置） １５ プロセス装置間割り込み発生手段 １６ ステップカウント手段 １７ 同期ずれ調整手段

Claims (1)

【特許請求の範囲】
1. 【請求項１】単体で実行可能な２つのプロセッサ装置を
   システムバスで結合した二重化コンピュータ装置であっ
   て、 各プロセッサ装置に、 オペレーティングシステムを格納したＯＳ実行メモリ手
   段と、 オペレーティングシステムの機能を使用（システムコー
   ル）しながら動作するアプリケーションプログラムを格
   納したプログラム実行メモリ手段と、 前記各メモリに格納されているプログラムに従って動作
   するＣＰＵ装置と、 このＣＰＵ装置が実行するプログラムの起動によりスタ
   ートし当該プログラムの実行ステップ数をカウントする
   と共にＣＰＵ装置への割り込みによりそれまで実行した
   ステップ数を記憶するステップカウント手段と、 前記割り込みにより中断したプログラムの再起動時に、
   自身のステップカウント手段が記憶する実行ステップ数
   と相手プロセッサ装置内のステップカウント手段が記憶
   する実行ステップ数とを比較し、その差が所定の値より
   大きい場合実行ステップ数が少ないプロセッサ装置側の
   ＣＰＵ装置に対して前記差のステップ数だけ先に動作を
   開始させ、双方のプロセッサ装置のＣＰＵ装置が同期し
   て動作するように制御する同期ずれ調整手段と、 自身のＣＰＵ装置が受けた割り込みを相手側プロセッサ
   装置内のＣＰＵ装置に伝えるプロセス装置間割り込み発
   生手段とを備えたことを特徴とする二重化コンピュータ
   装置。