JPH05233576A - 二重システム - Google Patents
二重システムInfo
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- JPH05233576A JPH05233576A JP4038176A JP3817692A JPH05233576A JP H05233576 A JPH05233576 A JP H05233576A JP 4038176 A JP4038176 A JP 4038176A JP 3817692 A JP3817692 A JP 3817692A JP H05233576 A JPH05233576 A JP H05233576A
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- cpu
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- cpu unit
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Abstract
(57)【要約】
【目的】プログラムの処理の進行状態を監視する装置を
別途に必要としない簡単な構成の二重システムを提供す
る。 【構成】各ＣＰＵユニット１ａ，１ｂは同一内用のプロ
グラムを独立して実行する。バスアービタ１３ａ，１３
ｂは、故障信号err1,err2 の組み合わせ状態に基づいて
入出力バスＩＯＢの使用権を一方のＣＰＵユニット１
ａ，１ｂに設定する。プログラムは要所に同期命令が記
述される。待ち状態発生部１２ａ，１２ｂは、いずれか
一方のＣＰＵユニット１ａ，１ｂが他方のＣＰＵユニッ
ト１ａ，１ｂよりも先に同期命令を実行すると、他方の
ＣＰＵユニット１ａ，１ｂが同期命令を実行するまでプ
ロセッサ１０ａ，１０ｂの処理を中断させる。
別途に必要としない簡単な構成の二重システムを提供す
る。 【構成】各ＣＰＵユニット１ａ，１ｂは同一内用のプロ
グラムを独立して実行する。バスアービタ１３ａ，１３
ｂは、故障信号err1,err2 の組み合わせ状態に基づいて
入出力バスＩＯＢの使用権を一方のＣＰＵユニット１
ａ，１ｂに設定する。プログラムは要所に同期命令が記
述される。待ち状態発生部１２ａ，１２ｂは、いずれか
一方のＣＰＵユニット１ａ，１ｂが他方のＣＰＵユニッ
ト１ａ，１ｂよりも先に同期命令を実行すると、他方の
ＣＰＵユニット１ａ，１ｂが同期命令を実行するまでプ
ロセッサ１０ａ，１０ｂの処理を中断させる。
Description
【０００１】
【産業上の利用分野】本発明は、同一内容のプログラム
を独立して実行するプロセッサをそれぞれ備えた２台の
ＣＰＵユニットにより資源を共有し、第１のプロセッサ
により処理を行うとともに第２のプロセッサを待機させ
ておき、各プロセッサにそれぞれ設けた故障検出部によ
り第１のプロセッサの故障が検出されると第２のプロセ
ッサが処理を引き継ぐようにした二重システムに関する
ものである。
を独立して実行するプロセッサをそれぞれ備えた２台の
ＣＰＵユニットにより資源を共有し、第１のプロセッサ
により処理を行うとともに第２のプロセッサを待機させ
ておき、各プロセッサにそれぞれ設けた故障検出部によ
り第１のプロセッサの故障が検出されると第２のプロセ
ッサが処理を引き継ぐようにした二重システムに関する
ものである。
【０００２】
【従来の技術】従来より、プラント制御等に用いられる
プログラマブルコントローラでは、システムの信頼性を
向上させるために、同一内容のプログラムを独立して実
行する２台のＣＰＵユニットを備えた二重システムが用
いられている。この二重システムでは、図５に示すよう
に、両ＣＰＵユニット１ａ，１ｂが調停ユニット（バス
アービタ）２を介してプロセッサバスＰＢ（システムバ
スおよび入出力バスを含む）に接続される。プロセッサ
バスＰＢには外部機器を接続するための入出力ユニット
３が接続される。ところで、調停ユニット２は、各ＣＰ
Ｕユニット１ａ，１ｂで故障が生じたときに出力される
故障信号err1,err2 を監視しており、故障信号err1,err
2 が発生していないときには、デフォルトとして設定さ
れているＣＰＵユニット１ａに対してプロセッサバスＰ
Ｂの使用権を与える。すなわち、ＣＰＵユニット１ａで
の演算結果により入出力ユニット３に対する出力を決定
するのである。また、入出力ユニット３からの入力デー
タは調停ユニット２を介して両ＣＰＵユニット１ａ，１
ｂに入力され、各ＣＰＵユニット１ａ，１ｂでそれぞれ
演算される。ここにおいて、ＣＰＵユニット１ｂは、入
力データに対する演算を行うがプロセッサバスＰＢの使
用権がないから、入出力ユニット３に対する実際の処理
は行わないのであって、その意味において待機状態にな
っている。
プログラマブルコントローラでは、システムの信頼性を
向上させるために、同一内容のプログラムを独立して実
行する２台のＣＰＵユニットを備えた二重システムが用
いられている。この二重システムでは、図５に示すよう
に、両ＣＰＵユニット１ａ，１ｂが調停ユニット（バス
アービタ）２を介してプロセッサバスＰＢ（システムバ
スおよび入出力バスを含む）に接続される。プロセッサ
バスＰＢには外部機器を接続するための入出力ユニット
３が接続される。ところで、調停ユニット２は、各ＣＰ
Ｕユニット１ａ，１ｂで故障が生じたときに出力される
故障信号err1,err2 を監視しており、故障信号err1,err
2 が発生していないときには、デフォルトとして設定さ
れているＣＰＵユニット１ａに対してプロセッサバスＰ
Ｂの使用権を与える。すなわち、ＣＰＵユニット１ａで
の演算結果により入出力ユニット３に対する出力を決定
するのである。また、入出力ユニット３からの入力デー
タは調停ユニット２を介して両ＣＰＵユニット１ａ，１
ｂに入力され、各ＣＰＵユニット１ａ，１ｂでそれぞれ
演算される。ここにおいて、ＣＰＵユニット１ｂは、入
力データに対する演算を行うがプロセッサバスＰＢの使
用権がないから、入出力ユニット３に対する実際の処理
は行わないのであって、その意味において待機状態にな
っている。
【０００３】このように、故障信号err1,err2 が発生し
ていないときには、ＣＰＵユニット１ａが優先的に使用
されてＣＰＵユニット１ｂは待機状態になるのである
が、ＣＰＵユニット１ａから故障信号err1が発生する
と、調停ユニット２ではプロセッサバスＰＢの使用権を
ＣＰＵユニット１ｂに引き渡す。すなわち、ＣＰＵユニ
ット１ｂはＣＰＵユニット１ａの故障に備えて待機して
おり、ＣＰＵユニット１ａに故障が発生するとＣＰＵユ
ニット１ｂを用いるのである。要するにＣＰＵユニット
１ｂを予備として待機させておき、ＣＰＵユニット１ａ
に故障が発生すると切り換えて使用することにより、動
作の信頼性を高めているのである。
ていないときには、ＣＰＵユニット１ａが優先的に使用
されてＣＰＵユニット１ｂは待機状態になるのである
が、ＣＰＵユニット１ａから故障信号err1が発生する
と、調停ユニット２ではプロセッサバスＰＢの使用権を
ＣＰＵユニット１ｂに引き渡す。すなわち、ＣＰＵユニ
ット１ｂはＣＰＵユニット１ａの故障に備えて待機して
おり、ＣＰＵユニット１ａに故障が発生するとＣＰＵユ
ニット１ｂを用いるのである。要するにＣＰＵユニット
１ｂを予備として待機させておき、ＣＰＵユニット１ａ
に故障が発生すると切り換えて使用することにより、動
作の信頼性を高めているのである。
【０００４】
【発明が解決しようとする課題】ところで、上述した構
成では、両ＣＰＵユニット１ａ，１ｂが非同期的に独立
して動作しているものであるから、故障の発生によって
プロセッサバスＰＢの使用権がＣＰＵユニット１ａから
ＣＰＵユニット１ｂに引き渡されたときに、処理をプロ
グラムのどの位置から引き継げばよいのかを明確にする
ことが必要である。すなわち、調停ユニット２には、各
ＣＰＵユニット１ａ，１ｂによるプログラムの処理がど
こまで進行したかを監視するための構成が必要であっ
て、構成が複雑になるという問題がある。
成では、両ＣＰＵユニット１ａ，１ｂが非同期的に独立
して動作しているものであるから、故障の発生によって
プロセッサバスＰＢの使用権がＣＰＵユニット１ａから
ＣＰＵユニット１ｂに引き渡されたときに、処理をプロ
グラムのどの位置から引き継げばよいのかを明確にする
ことが必要である。すなわち、調停ユニット２には、各
ＣＰＵユニット１ａ，１ｂによるプログラムの処理がど
こまで進行したかを監視するための構成が必要であっ
て、構成が複雑になるという問題がある。
【０００５】本発明は上記問題点の解決を目的とするも
のであり、プログラムの処理を同期的に進行させること
によって、プログラムの処理の進行状態を監視すること
なく演算を引き継がせることができるようにした比較的
簡単な構成の二重システムを提供しようとするものであ
る。
のであり、プログラムの処理を同期的に進行させること
によって、プログラムの処理の進行状態を監視すること
なく演算を引き継がせることができるようにした比較的
簡単な構成の二重システムを提供しようとするものであ
る。
【０００６】
【課題を解決するための手段】本発明では、上記目的を
達成するために、同一内容のプログラムを独立して実行
するプロセッサをそれぞれ備えた２台のＣＰＵユニット
により資源を共有し、第１のプロセッサにより処理を行
うとともに第２のプロセッサを待機させておき、各プロ
セッサにそれぞれ設けた故障検出部により第１のプロセ
ッサの故障が検出されると第２のプロセッサが処理を引
き継ぐようにした二重システムにおいて、各ＣＰＵユニ
ットは、互いの故障検出部より出力される故障信号の組
み合わせ状態に基づいて自他のＣＰＵユニットの一方に
のみ資源を利用させるように切り換えるバスアービタ
と、各ＣＰＵユニットのプロセッサがそれぞれ実行する
プログラムの要所に記述した同期命令をいずれか一方の
プロセッサが他方に先行して実行すると他方のプロセッ
サが同期命令を実行するまで上記一方のプロセッサを待
ち状態とする待ち状態発生部とを具備するのである。
達成するために、同一内容のプログラムを独立して実行
するプロセッサをそれぞれ備えた２台のＣＰＵユニット
により資源を共有し、第１のプロセッサにより処理を行
うとともに第２のプロセッサを待機させておき、各プロ
セッサにそれぞれ設けた故障検出部により第１のプロセ
ッサの故障が検出されると第２のプロセッサが処理を引
き継ぐようにした二重システムにおいて、各ＣＰＵユニ
ットは、互いの故障検出部より出力される故障信号の組
み合わせ状態に基づいて自他のＣＰＵユニットの一方に
のみ資源を利用させるように切り換えるバスアービタ
と、各ＣＰＵユニットのプロセッサがそれぞれ実行する
プログラムの要所に記述した同期命令をいずれか一方の
プロセッサが他方に先行して実行すると他方のプロセッ
サが同期命令を実行するまで上記一方のプロセッサを待
ち状態とする待ち状態発生部とを具備するのである。
【０００７】
【作用】上記構成によれば、互いのＣＰＵユニットから
出力される故障信号の組み合わせ状態に基づいて資源の
使用権を一方のＣＰＵユニットに設定するバスアービタ
を各ＣＰＵユニットに設けるとともに、プログラムの要
所に同期命令を記述しておき、この同期命令の実行タイ
ミングに基づいてＣＰＵユニットの相互間で次処理の実
行タイミングを同期させる待ち状態発生部をＣＰＵユニ
ットに設けているので、従来のように調停ユニットを用
いることなく両ＣＰＵユニットでの資源の使用権を調停
することができるのであり、しかも、同じプログラムに
記述した同期命令の実行タイミングに基づいて、先に同
期信号を実行したＣＰＵユニットが後から同期信号を実
行するＣＰＵユニットの処理を待つことによって同期を
取ることにより、プログラムの処理の全体の進行状態を
監視することなく簡単な構成で同期をとることができる
のである。
出力される故障信号の組み合わせ状態に基づいて資源の
使用権を一方のＣＰＵユニットに設定するバスアービタ
を各ＣＰＵユニットに設けるとともに、プログラムの要
所に同期命令を記述しておき、この同期命令の実行タイ
ミングに基づいてＣＰＵユニットの相互間で次処理の実
行タイミングを同期させる待ち状態発生部をＣＰＵユニ
ットに設けているので、従来のように調停ユニットを用
いることなく両ＣＰＵユニットでの資源の使用権を調停
することができるのであり、しかも、同じプログラムに
記述した同期命令の実行タイミングに基づいて、先に同
期信号を実行したＣＰＵユニットが後から同期信号を実
行するＣＰＵユニットの処理を待つことによって同期を
取ることにより、プログラムの処理の全体の進行状態を
監視することなく簡単な構成で同期をとることができる
のである。
【０００８】
【実施例】図１に示すように、各ＣＰＵユニット１ａ，
１ｂは、プロセッサ１０ａ，１０ｂの故障を検出する故
障検出部１１ａ，１１ｂと、両プロセッサ１０ａ，１０
ｂにおけるプログラムの処理を同期的に進行させるため
の待ち状態発生部１２ａ，１２ｂとを備える。各ＣＰＵ
ユニット１ａ，１ｂは、それぞれシステムバスＳＢａ，
ＳＢｂを介してデュアルポートメモリよりなるメモリ４
を共有し、また、入出力バスＩＯＢに対する使用権をバ
スアービタ１３ａ，１３ｂによって選択するように構成
されている。
１ｂは、プロセッサ１０ａ，１０ｂの故障を検出する故
障検出部１１ａ，１１ｂと、両プロセッサ１０ａ，１０
ｂにおけるプログラムの処理を同期的に進行させるため
の待ち状態発生部１２ａ，１２ｂとを備える。各ＣＰＵ
ユニット１ａ，１ｂは、それぞれシステムバスＳＢａ，
ＳＢｂを介してデュアルポートメモリよりなるメモリ４
を共有し、また、入出力バスＩＯＢに対する使用権をバ
スアービタ１３ａ，１３ｂによって選択するように構成
されている。
【０００９】故障検出部１１ａ，１１ｂは、たとえばウ
ォッチドッグタイマなどを用いて各プロセッサ１０ａ，
１０ｂの動作を監視するものであって、各プロセッサ１
０ａ１０ｂで暴走のような異常が発生すると、それぞれ
対応する故障検出部１１ａ，１１ｂから故障信号err1,e
rr2 が出力されるようになっている。故障信号err1,err
2 は対応するプロセッサ１０ａ，１０ｂに故障が発生し
たときにＬレベルになる。
ォッチドッグタイマなどを用いて各プロセッサ１０ａ，
１０ｂの動作を監視するものであって、各プロセッサ１
０ａ１０ｂで暴走のような異常が発生すると、それぞれ
対応する故障検出部１１ａ，１１ｂから故障信号err1,e
rr2 が出力されるようになっている。故障信号err1,err
2 は対応するプロセッサ１０ａ，１０ｂに故障が発生し
たときにＬレベルになる。
【００１０】各バスアービタ１３ａ，１３ｂは、電源の
両端間に抵抗Ｒａとともに接続されたスイッチＳＷａを
備え、抵抗ＲａとスイッチＳＷａとの接続点は、対応す
る故障検出部１１ａ，１１ｂの出力が一端に入力された
ＮＡＮＤ回路２１ａにレベルを反転して接続される。故
障検出部１１ａ，１１ｂの出力は、他方の故障検出部１
１ａ，１１ｂの出力を否定した信号とともにＮＡＮＤ回
路２２ａに入力され、両ＮＡＮＤ回路２１ａ，２２ａの
出力はＡＮＤ回路２３ａに入力される。ＡＮＤ回路２３
ａの出力は切換信号としてシステムバスＳＢａ，ＳＢｂ
と入出力バスＩＯＢとの間に接続された切換器２４ａを
制御する。切換器２４ａは、ＡＮＤ回路２３ａから出力
される切換信号がＬレベルであるときにシステムバスＳ
Ｂａ，ＳＢｂを入出力バスＩＯＢに接続する。ここに、
一方のＣＰＵユニット１ｂにおけるバスアービタ１３ｂ
は具体的構成を省略しているが、バスアービタ１３ａと
同じ構成である。
両端間に抵抗Ｒａとともに接続されたスイッチＳＷａを
備え、抵抗ＲａとスイッチＳＷａとの接続点は、対応す
る故障検出部１１ａ，１１ｂの出力が一端に入力された
ＮＡＮＤ回路２１ａにレベルを反転して接続される。故
障検出部１１ａ，１１ｂの出力は、他方の故障検出部１
１ａ，１１ｂの出力を否定した信号とともにＮＡＮＤ回
路２２ａに入力され、両ＮＡＮＤ回路２１ａ，２２ａの
出力はＡＮＤ回路２３ａに入力される。ＡＮＤ回路２３
ａの出力は切換信号としてシステムバスＳＢａ，ＳＢｂ
と入出力バスＩＯＢとの間に接続された切換器２４ａを
制御する。切換器２４ａは、ＡＮＤ回路２３ａから出力
される切換信号がＬレベルであるときにシステムバスＳ
Ｂａ，ＳＢｂを入出力バスＩＯＢに接続する。ここに、
一方のＣＰＵユニット１ｂにおけるバスアービタ１３ｂ
は具体的構成を省略しているが、バスアービタ１３ａと
同じ構成である。
【００１１】いま、バスアービタ１３ａにおけるスイッ
チＳＷａがオン、バスアービタ１３ｂにおけるスイッチ
（図示せず）がオフであって、故障検出部１１ａ，１１
ｂからともに故障信号err1,err2 が発生していなければ
（ともにＨレベルであれば）、ＮＡＮＤ回路２１ａの出
力がＬレベル、ＮＡＮＤ回路２２ａの出力がＨレベルに
なって、ＡＮＤ回路２３ａの出力である切換器２４ａの
制御信号がＬレベルになる。また、他方のバスアービタ
１３ｂではスイッチがオフであるから両ＮＡＮＤ回路の
出力がＨレベルであり、切換器（図示せず）の制御信号
がＨレベルになる。すなわち、プロセッサ１０ａのシス
テムバスＳＢａのみが入出力バスＩＯＢに接続されるこ
とになり、ＣＰＵユニット１ａが入出力バスＩＯＢの使
用権を得る。また、この状態においてＣＰＵユニット１
ｂから故障信号err2が発生しても（すなわち、故障信号
err2がＬレベルになった場合には）、両ＮＡＮＤ回路２
１ａ，２２ａの出力は変化しないから、ＣＰＵユニット
１ａが入出力バスＩＯＢの使用権を有した状態に保たれ
る。
チＳＷａがオン、バスアービタ１３ｂにおけるスイッチ
（図示せず）がオフであって、故障検出部１１ａ，１１
ｂからともに故障信号err1,err2 が発生していなければ
（ともにＨレベルであれば）、ＮＡＮＤ回路２１ａの出
力がＬレベル、ＮＡＮＤ回路２２ａの出力がＨレベルに
なって、ＡＮＤ回路２３ａの出力である切換器２４ａの
制御信号がＬレベルになる。また、他方のバスアービタ
１３ｂではスイッチがオフであるから両ＮＡＮＤ回路の
出力がＨレベルであり、切換器（図示せず）の制御信号
がＨレベルになる。すなわち、プロセッサ１０ａのシス
テムバスＳＢａのみが入出力バスＩＯＢに接続されるこ
とになり、ＣＰＵユニット１ａが入出力バスＩＯＢの使
用権を得る。また、この状態においてＣＰＵユニット１
ｂから故障信号err2が発生しても（すなわち、故障信号
err2がＬレベルになった場合には）、両ＮＡＮＤ回路２
１ａ，２２ａの出力は変化しないから、ＣＰＵユニット
１ａが入出力バスＩＯＢの使用権を有した状態に保たれ
る。
【００１２】一方、ＣＰＵユニット１ａにおいて故障が
発生すると、故障検出部１ａからの故障信号err1がＬレ
ベルになるから、ＮＡＮＤ回路２１ａの出力はＬレベル
からＨレベルに立ち上がる。このとき、ＮＡＮＤ回路２
２ａの出力はＨレベルに保たれるから、切換器２４ａへ
の制御信号はＨレベルになってシステムバスＳＢａが入
出力バスＩＯＢから切り離される。また、ＣＰＵユニッ
ト１ｂにおいては、故障信号err1を受けてＮＡＮＤ回路
２２ａに相当するＮＡＮＤ回路の出力がＨレベルからＬ
レベルに立ち下がるから、ＡＮＤ回路の出力である切換
器への制御信号がＬレベルになって、システムバスＳＢ
ｂが入出力バスＩＯＢに接続されることになる。つま
り、入出力バスＩＯＢの使用権がプロセッサ１０ｂのＣ
ＰＵユニット１ｂに引き渡されるのである。
発生すると、故障検出部１ａからの故障信号err1がＬレ
ベルになるから、ＮＡＮＤ回路２１ａの出力はＬレベル
からＨレベルに立ち上がる。このとき、ＮＡＮＤ回路２
２ａの出力はＨレベルに保たれるから、切換器２４ａへ
の制御信号はＨレベルになってシステムバスＳＢａが入
出力バスＩＯＢから切り離される。また、ＣＰＵユニッ
ト１ｂにおいては、故障信号err1を受けてＮＡＮＤ回路
２２ａに相当するＮＡＮＤ回路の出力がＨレベルからＬ
レベルに立ち下がるから、ＡＮＤ回路の出力である切換
器への制御信号がＬレベルになって、システムバスＳＢ
ｂが入出力バスＩＯＢに接続されることになる。つま
り、入出力バスＩＯＢの使用権がプロセッサ１０ｂのＣ
ＰＵユニット１ｂに引き渡されるのである。
【００１３】要するに、両バスアービタ１３ａ，１３ｂ
のうちの一方のスイッチＳＷａをオン、他方をオフに設
定すれば、正常時には、オンであるスイッチＳＷａを有
するＣＰＵユニット１ａが入出力バスＩＯＢの使用権を
持ち、入出力バスＩＯＢの使用権を有するＣＰＵユニッ
ト１ａに故障が発生すると、入出力バスＩＯＢの使用権
はスイッチがオフである他方のＣＰＵユニット１ｂに引
き渡されるのである。プログラマブルコントローラとし
ての処理は、入出力バスＩＯＢの使用権を有するＣＰＵ
ユニット１ａが行ってメモリ４に入出力の情報を書き込
む。このとき、入出力バスＩＯＢの使用権を持たないＣ
ＰＵユニット１ｂもメモリ４に書き込まれた入出力の情
報を参照することができる。故障信号err1,err2 は、後
述する反転回路３８ａ，３８ｂを介して互いに他方のＣ
ＰＵユニット１ａ，１ｂのプロセッサ１０ａ，１０ｂの
割り込み端子に故障信号err1,err2 の反転値を割り込み
信号として入力するようになっており、この割り込みに
よって他方のプロセッサ１０ａ，１０ｂの処理を停止さ
せる。
のうちの一方のスイッチＳＷａをオン、他方をオフに設
定すれば、正常時には、オンであるスイッチＳＷａを有
するＣＰＵユニット１ａが入出力バスＩＯＢの使用権を
持ち、入出力バスＩＯＢの使用権を有するＣＰＵユニッ
ト１ａに故障が発生すると、入出力バスＩＯＢの使用権
はスイッチがオフである他方のＣＰＵユニット１ｂに引
き渡されるのである。プログラマブルコントローラとし
ての処理は、入出力バスＩＯＢの使用権を有するＣＰＵ
ユニット１ａが行ってメモリ４に入出力の情報を書き込
む。このとき、入出力バスＩＯＢの使用権を持たないＣ
ＰＵユニット１ｂもメモリ４に書き込まれた入出力の情
報を参照することができる。故障信号err1,err2 は、後
述する反転回路３８ａ，３８ｂを介して互いに他方のＣ
ＰＵユニット１ａ，１ｂのプロセッサ１０ａ，１０ｂの
割り込み端子に故障信号err1,err2 の反転値を割り込み
信号として入力するようになっており、この割り込みに
よって他方のプロセッサ１０ａ，１０ｂの処理を停止さ
せる。
【００１４】ここにおいて、各ＣＰＵユニット１ａ，１
ｂでは同じプログラムを各別に実行しているから、ＣＰ
Ｕユニット１ａからＣＰＵユニット１ｂに対して入出力
バスＩＯＢの使用権が引き渡されたときに、各プロセッ
サ１０ａ，１０ｂでの処理の進行状態にずれが生じる場
合が発生する。すなわち、各プロセッサ１０ａ，１０ｂ
が同時刻においてプログラムの異なる場所を実行中であ
ると、ＣＰＵユニット１ａ，１ｂの間で入出力バスＩＯ
Ｂの使用権の引渡しが行われたときに、処理の流れが整
合しなくなり、誤動作が生じることになる。
ｂでは同じプログラムを各別に実行しているから、ＣＰ
Ｕユニット１ａからＣＰＵユニット１ｂに対して入出力
バスＩＯＢの使用権が引き渡されたときに、各プロセッ
サ１０ａ，１０ｂでの処理の進行状態にずれが生じる場
合が発生する。すなわち、各プロセッサ１０ａ，１０ｂ
が同時刻においてプログラムの異なる場所を実行中であ
ると、ＣＰＵユニット１ａ，１ｂの間で入出力バスＩＯ
Ｂの使用権の引渡しが行われたときに、処理の流れが整
合しなくなり、誤動作が生じることになる。
【００１５】本発明では、この点を解決するために、図
２に示すように、各ＣＰＵユニット１ａ，１ｂのプログ
ラムに適切な処理単位ごとにダミー出力命令〔ＯＵＴ〕
を同期命令として挿入し、ダミー出力命令〔ＯＵＴ〕を
実行すると、各プロセッサ１０ａ，１０ｂの処理の同期
をとるように制御する待ち状態発生部１２ａ，１２ｂを
設けている。ダミー出力命令〔ＯＵＴ〕は、制御出力と
しては機能しないが特定のアドレスに出力を発生する命
令である。待ち状態発生部１２ａ，１２ｂは、上記特定
アドレスをアクセスする書込み命令がプロセッサ１ａ，
１ｂから発生したときに出力がＬレベルになるデコーダ
３１ａ，３１ｂを備える。デコーダ３１ａ，３１ｂの出
力は、入力の立ち上がりでトリガされるフリップフロッ
プ３２ａ，３２ｂに入力されて出力をＬレベルにラッチ
する。
２に示すように、各ＣＰＵユニット１ａ，１ｂのプログ
ラムに適切な処理単位ごとにダミー出力命令〔ＯＵＴ〕
を同期命令として挿入し、ダミー出力命令〔ＯＵＴ〕を
実行すると、各プロセッサ１０ａ，１０ｂの処理の同期
をとるように制御する待ち状態発生部１２ａ，１２ｂを
設けている。ダミー出力命令〔ＯＵＴ〕は、制御出力と
しては機能しないが特定のアドレスに出力を発生する命
令である。待ち状態発生部１２ａ，１２ｂは、上記特定
アドレスをアクセスする書込み命令がプロセッサ１ａ，
１ｂから発生したときに出力がＬレベルになるデコーダ
３１ａ，３１ｂを備える。デコーダ３１ａ，３１ｂの出
力は、入力の立ち上がりでトリガされるフリップフロッ
プ３２ａ，３２ｂに入力されて出力をＬレベルにラッチ
する。
【００１６】フリップフロップ３２ａ，３２ｂの出力
は、そのＣＰＵユニット１ａ，１ｂ内では反転してＮＡ
ＮＤ回路３３ａ，３３ｂに入力されるとともに、非反転
でＯＲ回路３４ａ，３４ｂに入力される。また、他方の
ＣＰＵユニット１ａ，１ｂに対しては、非反転でＮＡＮ
Ｄ回路３３ａ，３３ｂおよびＯＲ回路３４ａ，３４ｂに
入力される。すなわち、ＮＡＮＤ回路３３ａ，３３ｂ
は、同じＣＰＵユニット１ａ，１ｂ内のフリップフロッ
プ３２ａ，３２ｂの出力の反転値と、他のＣＰＵユニッ
ト１ａ，１ｂのフリップフロップ３２ａ，３２ｂの出力
値との論理積の否定を出力する。また、ＯＲ回路３４
ａ，３４ｂは、互いに他のＣＰＵユニット１ａ，１ｂ内
のフリップフロップ３２ａ，３２ｂの出力同士の論理和
を出力する。ＯＲ回路３４ａ，３４ｂの出力は、電源投
入時に一時的にＬレベルになるリセット信号rst ととも
にＡＮＤ回路３５ａ，３５ｂに入力される。ＮＡＮＤ回
路３３ａ，３３ｂおよびＡＮＤ回路３５ａ，３５ｂの出
力は、それぞれＲＳフリップフロップ３６ａ，３６ｂの
セット端子およびリセット端子に入力される。したがっ
て、ＲＳフリップフロップ３６ａ，３６ｂの出力は、Ｎ
ＡＮＤ回路３３ａ，３３ｂの出力がＬレベルに立ち下が
るとるとＬレベルになり、ＡＮＤ回路３５ａ，３５ｂの
出力がＬレベルに立ち下がるとＨレベルになる。また、
ＡＮＤ回路３５ａ，３５ｂの出力はフリップフロップ３
２ａ，３２ｂのリセット端子にも入力され、ＡＮＤ回路
３５ａ，３５ｂの出力がＬレベルに立ち下がると、フリ
ップフロップ３２ａ，３２ｂの出力はＨレベルになる。
は、そのＣＰＵユニット１ａ，１ｂ内では反転してＮＡ
ＮＤ回路３３ａ，３３ｂに入力されるとともに、非反転
でＯＲ回路３４ａ，３４ｂに入力される。また、他方の
ＣＰＵユニット１ａ，１ｂに対しては、非反転でＮＡＮ
Ｄ回路３３ａ，３３ｂおよびＯＲ回路３４ａ，３４ｂに
入力される。すなわち、ＮＡＮＤ回路３３ａ，３３ｂ
は、同じＣＰＵユニット１ａ，１ｂ内のフリップフロッ
プ３２ａ，３２ｂの出力の反転値と、他のＣＰＵユニッ
ト１ａ，１ｂのフリップフロップ３２ａ，３２ｂの出力
値との論理積の否定を出力する。また、ＯＲ回路３４
ａ，３４ｂは、互いに他のＣＰＵユニット１ａ，１ｂ内
のフリップフロップ３２ａ，３２ｂの出力同士の論理和
を出力する。ＯＲ回路３４ａ，３４ｂの出力は、電源投
入時に一時的にＬレベルになるリセット信号rst ととも
にＡＮＤ回路３５ａ，３５ｂに入力される。ＮＡＮＤ回
路３３ａ，３３ｂおよびＡＮＤ回路３５ａ，３５ｂの出
力は、それぞれＲＳフリップフロップ３６ａ，３６ｂの
セット端子およびリセット端子に入力される。したがっ
て、ＲＳフリップフロップ３６ａ，３６ｂの出力は、Ｎ
ＡＮＤ回路３３ａ，３３ｂの出力がＬレベルに立ち下が
るとるとＬレベルになり、ＡＮＤ回路３５ａ，３５ｂの
出力がＬレベルに立ち下がるとＨレベルになる。また、
ＡＮＤ回路３５ａ，３５ｂの出力はフリップフロップ３
２ａ，３２ｂのリセット端子にも入力され、ＡＮＤ回路
３５ａ，３５ｂの出力がＬレベルに立ち下がると、フリ
ップフロップ３２ａ，３２ｂの出力はＨレベルになる。
【００１７】ＲＳフリップフロップ３６ａ，３６ｂの出
力はＯＲ回路３７ａ，３７ｂを通して待ち信号wait1,wa
it2 としてプロセッサ１０ａ，１０ｂに入力される。Ｏ
Ｒ回路３７ａ，３７ｂには、故障信号err1,err2 を反転
回路３８ａ，３８ｂによって反転した信号と、ＣＰＵユ
ニット１ａ，１ｂを二重システムとして用いるときにＬ
レベルに設定されるデュアル信号dualとが、同時に入力
される。
力はＯＲ回路３７ａ，３７ｂを通して待ち信号wait1,wa
it2 としてプロセッサ１０ａ，１０ｂに入力される。Ｏ
Ｒ回路３７ａ，３７ｂには、故障信号err1,err2 を反転
回路３８ａ，３８ｂによって反転した信号と、ＣＰＵユ
ニット１ａ，１ｂを二重システムとして用いるときにＬ
レベルに設定されるデュアル信号dualとが、同時に入力
される。
【００１８】上記構成によれば、電源投入後にリセット
信号rst が立ち下がるとＲＳフリップフロップ３６ａ，
３６ｂの出力がＨレベルになり、その後、リセット信号
rstが立ち上がるとＡＮＤ回路３５ａ，３５ｂの出力が
Ｈレベルになる。したがって、ＮＡＮＤ回路３３ａ，３
３ｂおよびＯＲ回路３４ａ，３４ｂの出力（リセット信
号rst がＨレベルであるから、ＡＮＤ回路３５ａ，３５
ｂの出力と同じ）は、ともにＨレベルになる。この状態
において、ＣＰＵユニット１ａがＣＰＵユニット１ｂに
先行してダミー出力命令〔ＯＵＴ〕を実行したとする
と、デコーダ３１ａの出力の立ち上がりによってフリッ
プフロップ３２ａがトリガされ、図３（ａ）のように、
フリップフロップ３２ａの出力はＬレベルになる。した
がって、ＮＡＮＤ回路３３ａの出力はＬレベルになり、
ＯＲ回路３４ａの出力はＨレベルに保たれる。また、Ｎ
ＡＮＤ回路３３ｂおよびＯＲ回路３４ｂの出力はＨレベ
ルに保たれる。その結果、ＲＳフリップフロップ３２ａ
の出力がＬレベルになり、図３（ｃ）のように、ＯＲ回
路３７ａの出力がＬレベルになって待ち信号wait1 が発
生する。プロセッサ１０ａは、待ち信号wait1 がＬレベ
ルである期間には処理を停止する。その後、ＣＰＵユニ
ット１ｂにおいてダミー出力命令〔ＯＵＴ〕が実行され
ると、図３（ｂ）のようにフリップフロップ３２ｂの出
力がＬレベルになり、ＮＡＮＤ回路３３ａの出力がＨレ
ベルになるとともに、ＯＲ回路３４ａの両入力がＬレベ
ルになってＲＳフリップフロップ３６ａの出力がＨレベ
ルに戻る。すなわち、図３（ｃ）のようにＯＲ回路３７
ａの出力はＨレベルに戻り、プロセッサ１０ａでの処理
が再開される。一方、ＲＳフリップフロップ３２ｂの出
力がＬレベルになっても、ＮＡＮＤ回路３３ｂは出力が
Ｈレベルに保たれ、ＯＲ回路３４ｂの出力はＬレベルに
立ち下がるが、ＲＳフリップフロップ３６ｂの出力はＨ
レベルに保たれるから、ＣＰＵユニット１ｂでは、図３
（ｄ）のように待ち信号wait2 はＬレベルにならず、プ
ロセッサ１０ｂの処理は継続されることになる。ここ
で、ＯＲ回路３４ａ，３４ｂの出力の立ち下がりによっ
てフリップフロップ３２ａ，３２ｂはリセットされ、次
のダミー出力命令〔ＯＵＴ〕に備える。ＣＰＵユニット
１ｂがＣＰＵユニット１ａに先行してダミー出力命令
〔ＯＵＴ〕を実行したときも、図４に示すように、同様
の動作を行う。すなわち、図４（ｂ）のようにフリップ
フロップ３２ｂの出力が立ち下がると、図４（ｄ）のよ
うに待ち信号wait2 がＬレベルになり、その後、図４
（ａ）のようにフリップフロップ３２ａの出力が立ち下
がると、待ち信号wait2 がＨレベルに戻るのである。ま
た、待ち信号wait1 は変化しない。
信号rst が立ち下がるとＲＳフリップフロップ３６ａ，
３６ｂの出力がＨレベルになり、その後、リセット信号
rstが立ち上がるとＡＮＤ回路３５ａ，３５ｂの出力が
Ｈレベルになる。したがって、ＮＡＮＤ回路３３ａ，３
３ｂおよびＯＲ回路３４ａ，３４ｂの出力（リセット信
号rst がＨレベルであるから、ＡＮＤ回路３５ａ，３５
ｂの出力と同じ）は、ともにＨレベルになる。この状態
において、ＣＰＵユニット１ａがＣＰＵユニット１ｂに
先行してダミー出力命令〔ＯＵＴ〕を実行したとする
と、デコーダ３１ａの出力の立ち上がりによってフリッ
プフロップ３２ａがトリガされ、図３（ａ）のように、
フリップフロップ３２ａの出力はＬレベルになる。した
がって、ＮＡＮＤ回路３３ａの出力はＬレベルになり、
ＯＲ回路３４ａの出力はＨレベルに保たれる。また、Ｎ
ＡＮＤ回路３３ｂおよびＯＲ回路３４ｂの出力はＨレベ
ルに保たれる。その結果、ＲＳフリップフロップ３２ａ
の出力がＬレベルになり、図３（ｃ）のように、ＯＲ回
路３７ａの出力がＬレベルになって待ち信号wait1 が発
生する。プロセッサ１０ａは、待ち信号wait1 がＬレベ
ルである期間には処理を停止する。その後、ＣＰＵユニ
ット１ｂにおいてダミー出力命令〔ＯＵＴ〕が実行され
ると、図３（ｂ）のようにフリップフロップ３２ｂの出
力がＬレベルになり、ＮＡＮＤ回路３３ａの出力がＨレ
ベルになるとともに、ＯＲ回路３４ａの両入力がＬレベ
ルになってＲＳフリップフロップ３６ａの出力がＨレベ
ルに戻る。すなわち、図３（ｃ）のようにＯＲ回路３７
ａの出力はＨレベルに戻り、プロセッサ１０ａでの処理
が再開される。一方、ＲＳフリップフロップ３２ｂの出
力がＬレベルになっても、ＮＡＮＤ回路３３ｂは出力が
Ｈレベルに保たれ、ＯＲ回路３４ｂの出力はＬレベルに
立ち下がるが、ＲＳフリップフロップ３６ｂの出力はＨ
レベルに保たれるから、ＣＰＵユニット１ｂでは、図３
（ｄ）のように待ち信号wait2 はＬレベルにならず、プ
ロセッサ１０ｂの処理は継続されることになる。ここ
で、ＯＲ回路３４ａ，３４ｂの出力の立ち下がりによっ
てフリップフロップ３２ａ，３２ｂはリセットされ、次
のダミー出力命令〔ＯＵＴ〕に備える。ＣＰＵユニット
１ｂがＣＰＵユニット１ａに先行してダミー出力命令
〔ＯＵＴ〕を実行したときも、図４に示すように、同様
の動作を行う。すなわち、図４（ｂ）のようにフリップ
フロップ３２ｂの出力が立ち下がると、図４（ｄ）のよ
うに待ち信号wait2 がＬレベルになり、その後、図４
（ａ）のようにフリップフロップ３２ａの出力が立ち下
がると、待ち信号wait2 がＨレベルに戻るのである。ま
た、待ち信号wait1 は変化しない。
【００１９】以上のような動作によって、ダミー出力命
令〔ＯＵＴ〕の処理後には、両ＣＰＵユニット１ａ，１
ｂはプログラムの同じ箇所を処理することになるのであ
って、ダミー出力命令〔ＯＵＴ〕を適切な箇所に挿入し
ておくことによって、両ＣＰＵユニット１ａ，１ｂの処
理の同期をとることが可能になるのである。ここに、両
ＣＰＵユニット１ａ，１ｂは、処理速度に大きな差がな
いという条件が必要であるが、このような条件は現実的
なものである。
令〔ＯＵＴ〕の処理後には、両ＣＰＵユニット１ａ，１
ｂはプログラムの同じ箇所を処理することになるのであ
って、ダミー出力命令〔ＯＵＴ〕を適切な箇所に挿入し
ておくことによって、両ＣＰＵユニット１ａ，１ｂの処
理の同期をとることが可能になるのである。ここに、両
ＣＰＵユニット１ａ，１ｂは、処理速度に大きな差がな
いという条件が必要であるが、このような条件は現実的
なものである。
【００２０】以上説明したように、ＣＰＵユニット１
ａ，１ｂはダミー出力命令〔ＯＵＴ〕を介して互いに同
期をとりながら処理を進行させるのであって、プログラ
ムの進行状態を別途の装置で監視することなく処理を引
き継がせることが可能になるのである。すなわち、本発
明の構成によれば、ＣＰＵユニット１ａ，１ｂの中にプ
ロセッサバスの使用権を選択するためのバスアービタ１
３ａ，１３ｂを設け、かつ、両ＣＰＵユニット１ａ，１
ｂでの処理をダミー出力命令〔ＯＵＴ〕を介して同期さ
せることができるから、外部に別途の調停ユニットを設
ける必要がなく、二重システムを構築する際のユニット
数の削減につながるのである。
ａ，１ｂはダミー出力命令〔ＯＵＴ〕を介して互いに同
期をとりながら処理を進行させるのであって、プログラ
ムの進行状態を別途の装置で監視することなく処理を引
き継がせることが可能になるのである。すなわち、本発
明の構成によれば、ＣＰＵユニット１ａ，１ｂの中にプ
ロセッサバスの使用権を選択するためのバスアービタ１
３ａ，１３ｂを設け、かつ、両ＣＰＵユニット１ａ，１
ｂでの処理をダミー出力命令〔ＯＵＴ〕を介して同期さ
せることができるから、外部に別途の調停ユニットを設
ける必要がなく、二重システムを構築する際のユニット
数の削減につながるのである。
【００２１】
【発明の効果】本発明は上述のように、互いのＣＰＵユ
ニットから出力される故障信号の組み合わせ状態に基づ
いて資源の使用権を一方のＣＰＵユニットに設定するバ
スアービタを各ＣＰＵユニットに設けるとともに、プロ
グラムの要所に同期命令を記述しておき、この同期命令
の実行タイミングに基づいてＣＰＵユニットの相互間で
次処理の実行タイミングを同期させる待ち状態発生部を
ＣＰＵユニットに設けているので、従来のように調停ユ
ニットを用いることなく両ＣＰＵユニットでの資源の使
用権を調停することができるという利点がある。しか
も、同じプログラムに記述した同期命令の実行タイミン
グに基づいて、先に同期信号を実行したＣＰＵユニット
が後から同期信号を実行するＣＰＵユニットの処理を待
つことによって同期を取るようにしていることにより、
プログラムの処理の全体の進行状態を監視することなく
簡単な構成で同期をとることができるという効果を奏す
るのである。さらに、調停ユニットを用いずに、ＣＰＵ
ユニット同士を相互に接続するだけで、二重システムを
構築できるから、システム構成が簡単になるという利点
もある。
ニットから出力される故障信号の組み合わせ状態に基づ
いて資源の使用権を一方のＣＰＵユニットに設定するバ
スアービタを各ＣＰＵユニットに設けるとともに、プロ
グラムの要所に同期命令を記述しておき、この同期命令
の実行タイミングに基づいてＣＰＵユニットの相互間で
次処理の実行タイミングを同期させる待ち状態発生部を
ＣＰＵユニットに設けているので、従来のように調停ユ
ニットを用いることなく両ＣＰＵユニットでの資源の使
用権を調停することができるという利点がある。しか
も、同じプログラムに記述した同期命令の実行タイミン
グに基づいて、先に同期信号を実行したＣＰＵユニット
が後から同期信号を実行するＣＰＵユニットの処理を待
つことによって同期を取るようにしていることにより、
プログラムの処理の全体の進行状態を監視することなく
簡単な構成で同期をとることができるという効果を奏す
るのである。さらに、調停ユニットを用いずに、ＣＰＵ
ユニット同士を相互に接続するだけで、二重システムを
構築できるから、システム構成が簡単になるという利点
もある。
【図１】実施例を示す回路図である。
【図２】実施例におけるプログラムの例を示す図であ
る。
る。
【図３】実施例の動作説明図である。
【図４】実施例の動作説明図である。
【図５】従来例を示す構成図である。
１ａ ＣＰＵユニット １ｂ ＣＰＵユニット ４ メモリ １０ａ プロセッサ １０ｂ プロセッサ １１ａ 故障検出部 １１ｂ 故障検出部 １２ａ 待ち状態発生部 １２ｂ 待ち状態発生部 １３ａ バスアービタ １３ａ バスアービタ
Claims (1)
- 【請求項１】 同一内容のプログラムを独立して実行す
るプロセッサをそれぞれ備えた２台のＣＰＵユニットに
より資源を共有し、第１のプロセッサにより処理を行う
とともに第２のプロセッサを待機させておき、各プロセ
ッサにそれぞれ設けた故障検出部により第１のプロセッ
サの故障が検出されると第２のプロセッサが処理を引き
継ぐようにした二重システムにおいて、各ＣＰＵユニッ
トは、互いの故障検出部より出力される故障信号の組み
合わせ状態に基づいて自他のＣＰＵユニットの一方にの
み資源を利用させるように切り換えるバスアービタと、
各ＣＰＵユニットのプロセッサがそれぞれ実行するプロ
グラムの要所に記述した同期命令をいずれか一方のプロ
セッサが他方に先行して実行すると他方のプロセッサが
同期命令を実行するまで上記一方のプロセッサを待ち状
態とする待ち状態発生部とを具備することを特徴とする
二重システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038176A JPH05233576A (ja) | 1992-02-25 | 1992-02-25 | 二重システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4038176A JPH05233576A (ja) | 1992-02-25 | 1992-02-25 | 二重システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05233576A true JPH05233576A (ja) | 1993-09-10 |
Family
ID=12518084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4038176A Withdrawn JPH05233576A (ja) | 1992-02-25 | 1992-02-25 | 二重システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05233576A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299174A (ja) * | 2006-04-28 | 2007-11-15 | Yokogawa Electric Corp | 入力制御装置 |
| JP2013190879A (ja) * | 2012-03-12 | 2013-09-26 | Nippon Telegr & Teleph Corp <Ntt> | コンピュータシステム及びシステム制御方法 |
-
1992
- 1992-02-25 JP JP4038176A patent/JPH05233576A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007299174A (ja) * | 2006-04-28 | 2007-11-15 | Yokogawa Electric Corp | 入力制御装置 |
| JP2013190879A (ja) * | 2012-03-12 | 2013-09-26 | Nippon Telegr & Teleph Corp <Ntt> | コンピュータシステム及びシステム制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |