JPH0736770A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0736770A JPH0736770A JP5202873A JP20287393A JPH0736770A JP H0736770 A JPH0736770 A JP H0736770A JP 5202873 A JP5202873 A JP 5202873A JP 20287393 A JP20287393 A JP 20287393A JP H0736770 A JPH0736770 A JP H0736770A
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- data
- memory
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Abstract
(57)【要約】
【目的】 外部制御ロジック回路であるコントローラの
タイミング設計を非常に容易にした半導体メモリ装置を
提供する。 【構成】 外部からのクロック信号ＣＬＫに同期して動
作するメモリ１２と、このメモリ１２に対してアドレス
信号ＡＤＤを出力するとともにデータＤＡＴＡの読出し
を指示するデータ読出し指示信号ＣＴＲＬを出力してメ
モリ１２との間でデータＤＡＴＡのやりとりを行うＣＰ
Ｕ１１と、データ読出し指示信号ＣＴＲＬに応答してメ
モリ１２に対してチップ・イネーブル信号ＣＥN を出力
するコントローラ１４とを具備し、チップ・イネーブル
信号ＣＥN が出力されたときにアウトプット・イネーブ
ル信号を生成する回路をメモリ１２に内蔵し、メモリ１
２自体でリードデータＤＡＴＡの出力開始時刻及び出力
終了時刻のタイミング制御を可能とする。
タイミング設計を非常に容易にした半導体メモリ装置を
提供する。 【構成】 外部からのクロック信号ＣＬＫに同期して動
作するメモリ１２と、このメモリ１２に対してアドレス
信号ＡＤＤを出力するとともにデータＤＡＴＡの読出し
を指示するデータ読出し指示信号ＣＴＲＬを出力してメ
モリ１２との間でデータＤＡＴＡのやりとりを行うＣＰ
Ｕ１１と、データ読出し指示信号ＣＴＲＬに応答してメ
モリ１２に対してチップ・イネーブル信号ＣＥN を出力
するコントローラ１４とを具備し、チップ・イネーブル
信号ＣＥN が出力されたときにアウトプット・イネーブ
ル信号を生成する回路をメモリ１２に内蔵し、メモリ１
２自体でリードデータＤＡＴＡの出力開始時刻及び出力
終了時刻のタイミング制御を可能とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に関
し、特に同期型ダイナミックＲＡＭやスタティクＲＡＭ
などに用いて好適な半導体メモリ装置に関する。
し、特に同期型ダイナミックＲＡＭやスタティクＲＡＭ
などに用いて好適な半導体メモリ装置に関する。
【０００２】
【従来の技術】この種の半導体メモリ装置の従来例を図
４に示す。同図において、ＣＰＵ４１は、外部からのク
ロック信号ＣＬＫに同期してメモリ４２に対してアドレ
ス・バス４３を介してアドレス信号ＡＤＤを出力すると
ともに、メモリ４２からのデータの読出しを指示するデ
ータ読出し指示信号ＣＴＲＬを出力する。なお、本例で
は、説明の簡単化のために、ＣＰＵ４１に対してメモリ
４２が１つ接続されたシステムとして図示したが、実際
には、１つのＣＰＵ４１に対して複数のメモリやＩ／Ｏ
が接続されることになる。
４に示す。同図において、ＣＰＵ４１は、外部からのク
ロック信号ＣＬＫに同期してメモリ４２に対してアドレ
ス・バス４３を介してアドレス信号ＡＤＤを出力すると
ともに、メモリ４２からのデータの読出しを指示するデ
ータ読出し指示信号ＣＴＲＬを出力する。なお、本例で
は、説明の簡単化のために、ＣＰＵ４１に対してメモリ
４２が１つ接続されたシステムとして図示したが、実際
には、１つのＣＰＵ４１に対して複数のメモリやＩ／Ｏ
が接続されることになる。
【０００３】ＣＰＵ４１から出力されたデータ読出し指
示信号ＣＴＲＬはコントローラ４４に供給される。コン
トローラ４４は、データ読出し指示信号ＣＴＲＬに応答
してメモリ４２に対してチップ・イネーブル信号ＣＥN
（添字N は、負論理を表わすものとし、以下、同様とす
る）を出力するとともに、外部からのクロック信号ＣＬ
Ｋに基づいてアウトプット・イネーブル信号ＯＥN を出
力する。メモリ４２は、コントローラ４４からチップ・
イネーブル信号ＣＥN が供給されることによって選択さ
れ、次いでコントローラ４４からアウトプット・イネー
ブル信号ＯＥN が出力されると、データ・バス４５を介
してＣＰＵ４１へデータＤＡＴＡを出力する。
示信号ＣＴＲＬはコントローラ４４に供給される。コン
トローラ４４は、データ読出し指示信号ＣＴＲＬに応答
してメモリ４２に対してチップ・イネーブル信号ＣＥN
（添字N は、負論理を表わすものとし、以下、同様とす
る）を出力するとともに、外部からのクロック信号ＣＬ
Ｋに基づいてアウトプット・イネーブル信号ＯＥN を出
力する。メモリ４２は、コントローラ４４からチップ・
イネーブル信号ＣＥN が供給されることによって選択さ
れ、次いでコントローラ４４からアウトプット・イネー
ブル信号ＯＥN が出力されると、データ・バス４５を介
してＣＰＵ４１へデータＤＡＴＡを出力する。
【０００４】次に、上記構成の従来装置の動作につき、
図５のタイミングチャートに基づいて説明する。ＣＰＵ
４１は、時刻ｔ1 でメモリ４２に対してアドレス信号Ａ
ＤＤを出力するとともに、データ読出し指示信号ＣＴＲ
Ｌを出力する。このデータ読出し指示信号ＣＴＲＬを受
けたコントローラ４４は、メモリ４２に対するチップ・
イネーブル信号ＣＥN を低レベルにするとともに、クロ
ック信号ＣＬＫに基づいてメモリ４２がデータＤＡＴＡ
を出力できるまでの時間のカウントを開始する。
図５のタイミングチャートに基づいて説明する。ＣＰＵ
４１は、時刻ｔ1 でメモリ４２に対してアドレス信号Ａ
ＤＤを出力するとともに、データ読出し指示信号ＣＴＲ
Ｌを出力する。このデータ読出し指示信号ＣＴＲＬを受
けたコントローラ４４は、メモリ４２に対するチップ・
イネーブル信号ＣＥN を低レベルにするとともに、クロ
ック信号ＣＬＫに基づいてメモリ４２がデータＤＡＴＡ
を出力できるまでの時間のカウントを開始する。
【０００５】コントローラ４４は、メモリ４２がデータ
を出力できるまで待機し、時刻ｔ2でメモリ４２に対す
るアウトプット・イネーブル信号ＯＥN を低レベルにす
る。メモリ４２は、アウトプット・イネーブル信号ＯＥ
N を受けると、時刻ｔ2 から時間ｔOE経過後にデータ・
バス４５へデータＤＡＴＡを出力する。また、コントロ
ーラ４４は、メモリ４２に対して必要な時間だけアウト
プット・イネーブル信号ＯＥN を出力した後、時刻ｔ3
で再びアウトプット・イネーブル信号ＯＥN を高レベル
に戻す。これにより、メモリ４２は、時刻ｔ3 から時間
ｔOHZ 経過後に出力を高インピーダンス状態とする。
を出力できるまで待機し、時刻ｔ2でメモリ４２に対す
るアウトプット・イネーブル信号ＯＥN を低レベルにす
る。メモリ４２は、アウトプット・イネーブル信号ＯＥ
N を受けると、時刻ｔ2 から時間ｔOE経過後にデータ・
バス４５へデータＤＡＴＡを出力する。また、コントロ
ーラ４４は、メモリ４２に対して必要な時間だけアウト
プット・イネーブル信号ＯＥN を出力した後、時刻ｔ3
で再びアウトプット・イネーブル信号ＯＥN を高レベル
に戻す。これにより、メモリ４２は、時刻ｔ3 から時間
ｔOHZ 経過後に出力を高インピーダンス状態とする。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
成の従来の半導体メモリ装置では、メモリ４２に対して
データＤＡＴＡの出力を許可するアウトプット・イネー
ブル信号ＯＥN をコントローラ４４で生成するようにし
ていたので、システム設計者はＣＰＵ４１とメモリ４２
との組合せによるタイミング関係に基づいてコントロー
ラ４４のタイミングを設計する必要があり、コントロー
ラ４４のタイミング設計が非常に困難なものとなってい
た。本発明は、上記課題に鑑みてなされたものであり、
その目的とするところは、外部制御ロジック回路である
コントローラのタイミング設計を非常に容易にした半導
体メモリ装置を提供することにある。
成の従来の半導体メモリ装置では、メモリ４２に対して
データＤＡＴＡの出力を許可するアウトプット・イネー
ブル信号ＯＥN をコントローラ４４で生成するようにし
ていたので、システム設計者はＣＰＵ４１とメモリ４２
との組合せによるタイミング関係に基づいてコントロー
ラ４４のタイミングを設計する必要があり、コントロー
ラ４４のタイミング設計が非常に困難なものとなってい
た。本発明は、上記課題に鑑みてなされたものであり、
その目的とするところは、外部制御ロジック回路である
コントローラのタイミング設計を非常に容易にした半導
体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体メモリ装置では、外部からのク
ロック信号に同期して動作するメモリと、このメモリに
対してアドレス信号を出力するとともにデータの読出し
を指示するデータ読出し指示信号を出力してメモリとの
間でデータのやりとりを行うＣＰＵと、データ読出し指
示信号に応答してメモリに対してチップ・イネーブル信
号を出力するコントローラとを具備し、メモリはチップ
・イネーブル信号が出力されたときに外部からのクロッ
ク信号に基づいてアウトプット・イネーブル信号を生成
する信号生成回路を内蔵し、このアウトプット・イネー
ブル信号に応じてＣＰＵに対してデータを出力する構成
となっている。
に、本発明による半導体メモリ装置では、外部からのク
ロック信号に同期して動作するメモリと、このメモリに
対してアドレス信号を出力するとともにデータの読出し
を指示するデータ読出し指示信号を出力してメモリとの
間でデータのやりとりを行うＣＰＵと、データ読出し指
示信号に応答してメモリに対してチップ・イネーブル信
号を出力するコントローラとを具備し、メモリはチップ
・イネーブル信号が出力されたときに外部からのクロッ
ク信号に基づいてアウトプット・イネーブル信号を生成
する信号生成回路を内蔵し、このアウトプット・イネー
ブル信号に応じてＣＰＵに対してデータを出力する構成
となっている。
【０００８】
【作用】上記構成の半導体メモリ装置において、外部か
らのクロック信号に基づいてアウトプット・イネーブル
信号を生成する回路をメモリ内に設けることで、メモリ
自体でリードデータの出力開始時刻及び出力終了時刻の
タイミング制御が可能となる。したがって、メモリを制
御するコントローラではアウトプット・イネーブル信号
を生成しなくても良いため、コントローラを設計するに
当たっては、コントローラのタイミング設計を非常に容
易に実現できる。
らのクロック信号に基づいてアウトプット・イネーブル
信号を生成する回路をメモリ内に設けることで、メモリ
自体でリードデータの出力開始時刻及び出力終了時刻の
タイミング制御が可能となる。したがって、メモリを制
御するコントローラではアウトプット・イネーブル信号
を生成しなくても良いため、コントローラを設計するに
当たっては、コントローラのタイミング設計を非常に容
易に実現できる。
【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、本発明による半導体メモリ装置の
一実施例を示すシステムブロック図である。図１におい
て、ＣＰＵ１１は、外部からのクロック信号ＣＬＫに同
期して動作し、メモリ１２に対してアドレス・バス１３
を介してアドレス信号ＡＤＤを出力するとともに、メモ
リ１２からのデータＤＡＴＡの読出しを指示するデータ
読出し指示信号ＣＴＲＬを出力する。なお、本実施例で
は、説明の簡単化のために、ＣＰＵ１１に対してメモリ
１２が１つ接続されたシステムとして図示したが、実際
には、１つのＣＰＵ１１に対して複数のメモリやＩ／Ｏ
が接続されるものとする。
に説明する。図１は、本発明による半導体メモリ装置の
一実施例を示すシステムブロック図である。図１におい
て、ＣＰＵ１１は、外部からのクロック信号ＣＬＫに同
期して動作し、メモリ１２に対してアドレス・バス１３
を介してアドレス信号ＡＤＤを出力するとともに、メモ
リ１２からのデータＤＡＴＡの読出しを指示するデータ
読出し指示信号ＣＴＲＬを出力する。なお、本実施例で
は、説明の簡単化のために、ＣＰＵ１１に対してメモリ
１２が１つ接続されたシステムとして図示したが、実際
には、１つのＣＰＵ１１に対して複数のメモリやＩ／Ｏ
が接続されるものとする。
【００１０】ＣＰＵ１１から出力されたデータ読出し指
示信号ＣＴＲＬはコントローラ１４に供給される。この
コントローラ１４は、外部からのクロック信号ＣＬＫに
同期して動作し、メモリ１２に対してライト・イネーブ
ル信号ＷＥN を出力するとともに、データ読出し指示信
号ＣＴＲＬに応答してメモリ１２に対してチップ・イネ
ーブル信号ＣＥN を出力する。メモリ１２は、外部から
のクロック信号ＣＬＫに同期して動作し、コントローラ
１４からチップ・イネーブル信号ＣＥN が供給されたと
きにアウトプット・イネーブル信号を生成し、このアウ
トプット・イネーブル信号に応じてデータ・バス１５へ
データＤＡＴＡを出力する構成となっている。
示信号ＣＴＲＬはコントローラ１４に供給される。この
コントローラ１４は、外部からのクロック信号ＣＬＫに
同期して動作し、メモリ１２に対してライト・イネーブ
ル信号ＷＥN を出力するとともに、データ読出し指示信
号ＣＴＲＬに応答してメモリ１２に対してチップ・イネ
ーブル信号ＣＥN を出力する。メモリ１２は、外部から
のクロック信号ＣＬＫに同期して動作し、コントローラ
１４からチップ・イネーブル信号ＣＥN が供給されたと
きにアウトプット・イネーブル信号を生成し、このアウ
トプット・イネーブル信号に応じてデータ・バス１５へ
データＤＡＴＡを出力する構成となっている。
【００１１】図２は、メモリ１２の内部回路の一部の回
路構成を示すブロック図である。この内部回路として
は、コントローラ１４から出力されたチップ・イネーブ
ル信号ＣＥN が印加されたときにクロック信号ＣＬＫに
同期してアウトプット・イネーブル信号ｏｅN を生成す
るアウトプット・イネーブル信号生成回路２１と、図示
しないメモリアレイから供給されるデータｄａｔａを、
アウトプット・イネーブル信号ｏｅN に応じて出力する
データ出力回路２２とが設けられている。アウトプット
・イネーブル信号生成回路２１の入力段には、ライト・
イネーブル信号ＷＥN が高レベルの状態でチップ・イネ
ーブル信号ＣＥN が高レベルから低レベルへ遷移する
か、あるいはライト・イネーブル信号ＷＥN 及びチップ
・イネーブル信号ＣＥN が共に低レベルの状態のときに
アドレス信号ＡＤＤが遷移するとＡＴＤN パルスを発生
するＡＴＤ(Address Transition Detector) 回路２３が
設けられている。
路構成を示すブロック図である。この内部回路として
は、コントローラ１４から出力されたチップ・イネーブ
ル信号ＣＥN が印加されたときにクロック信号ＣＬＫに
同期してアウトプット・イネーブル信号ｏｅN を生成す
るアウトプット・イネーブル信号生成回路２１と、図示
しないメモリアレイから供給されるデータｄａｔａを、
アウトプット・イネーブル信号ｏｅN に応じて出力する
データ出力回路２２とが設けられている。アウトプット
・イネーブル信号生成回路２１の入力段には、ライト・
イネーブル信号ＷＥN が高レベルの状態でチップ・イネ
ーブル信号ＣＥN が高レベルから低レベルへ遷移する
か、あるいはライト・イネーブル信号ＷＥN 及びチップ
・イネーブル信号ＣＥN が共に低レベルの状態のときに
アドレス信号ＡＤＤが遷移するとＡＴＤN パルスを発生
するＡＴＤ(Address Transition Detector) 回路２３が
設けられている。
【００１２】ＡＴＤ回路２３から出力されるＡＴＤN パ
ルスは、次段のＲＳフリップフロップ２４のＳ入力とな
る。このＲＳフリップフロップ２４のＱ出力ｑ1 は、Ｄ
フリップフロップ２５のＤ入力となる。このＤフリップ
フロップ２５は、外部からのクロック信号ＣＬＫをクロ
ック入力としている。Ｄフリップフロップ２５のＱ出力
ｑ2 は前段のＲＳフリップフロップ２４のＲ入力とな
り、そのＱN 出力は次段のＤフリップフロップ２６のＤ
入力となる。このＤフリップフロップ２５，２６は２ク
ロックのカウンタを構成している。Ｄフリップフロップ
２６は、外部からのクロック信号ＣＬＫをクロック入力
とし、そのＱN 出力をアウトプット・イネーブル信号ｏ
ｅN としている。
ルスは、次段のＲＳフリップフロップ２４のＳ入力とな
る。このＲＳフリップフロップ２４のＱ出力ｑ1 は、Ｄ
フリップフロップ２５のＤ入力となる。このＤフリップ
フロップ２５は、外部からのクロック信号ＣＬＫをクロ
ック入力としている。Ｄフリップフロップ２５のＱ出力
ｑ2 は前段のＲＳフリップフロップ２４のＲ入力とな
り、そのＱN 出力は次段のＤフリップフロップ２６のＤ
入力となる。このＤフリップフロップ２５，２６は２ク
ロックのカウンタを構成している。Ｄフリップフロップ
２６は、外部からのクロック信号ＣＬＫをクロック入力
とし、そのＱN 出力をアウトプット・イネーブル信号ｏ
ｅN としている。
【００１３】一方、データ出力回路２２は、図示しない
メモリアレイから供給されるデータｄａｔａをＤ入力と
しかつアウトプット・イネーブル信号ｏｅN をＧ入力と
するデータラッチ回路２７と、アウトプット・イネーブ
ル信号ｏｅN に同期してデータｄａｔａを増幅してデー
タＤＡＴＡとして外部へ出力する出力バッファ２８とか
ら構成されている。出力バッファ２８は、データラッチ
回路２７のＱ出力を一入力とするＮＡＮＤゲート２９
と、同様にデータラッチ回路２７のＱ出力を一入力とし
かつアウトプット・イネーブル信号ｏｅN を他入力とす
る負論理のＮＯＲゲート３０と、アウトプット・イネー
ブル信号ｏｅN を反転してＮＡＮＤゲート２９の他入力
とするインバータ３１と、電源ＶDDと接地間に直列接続
されかつＮＡＮＤゲート２９及びＮＯＲゲート３０の各
出力をゲート入力とするＰＭＯＳトランジスタ３２及び
ＮＭＯＳトランジスタ３３によって構成されている。
メモリアレイから供給されるデータｄａｔａをＤ入力と
しかつアウトプット・イネーブル信号ｏｅN をＧ入力と
するデータラッチ回路２７と、アウトプット・イネーブ
ル信号ｏｅN に同期してデータｄａｔａを増幅してデー
タＤＡＴＡとして外部へ出力する出力バッファ２８とか
ら構成されている。出力バッファ２８は、データラッチ
回路２７のＱ出力を一入力とするＮＡＮＤゲート２９
と、同様にデータラッチ回路２７のＱ出力を一入力とし
かつアウトプット・イネーブル信号ｏｅN を他入力とす
る負論理のＮＯＲゲート３０と、アウトプット・イネー
ブル信号ｏｅN を反転してＮＡＮＤゲート２９の他入力
とするインバータ３１と、電源ＶDDと接地間に直列接続
されかつＮＡＮＤゲート２９及びＮＯＲゲート３０の各
出力をゲート入力とするＰＭＯＳトランジスタ３２及び
ＮＭＯＳトランジスタ３３によって構成されている。
【００１４】次に、上記構成のメモリ１２の内部回路の
回路動作につき、図３のタイミングチャートに基づいて
説明する。クロック信号ＣＬＫの立上がりの時刻ｔ1 で
アドレス信号ＡＤＤ及びチップ・イネーブル信号ＣＥN
が遷移すると、ＡＴＤ回路２３からＡＴＤN パルスが発
生し、ＲＳフリップフロップ２４をセットする。これに
より、ＲＳフリップフロップ２４のＱ出力ｑ1 が低レベ
ルから高レベルに遷移する。次のクロック信号ＣＬＫの
立上がりの時刻ｔ2 でＤフリップフロップ２５は、ＲＳ
フリップフロップ２４のＱ出力ｑ1 をラッチするととも
に、そのＱN 出力によってＲＳフリップフロップ２４を
リセットする。
回路動作につき、図３のタイミングチャートに基づいて
説明する。クロック信号ＣＬＫの立上がりの時刻ｔ1 で
アドレス信号ＡＤＤ及びチップ・イネーブル信号ＣＥN
が遷移すると、ＡＴＤ回路２３からＡＴＤN パルスが発
生し、ＲＳフリップフロップ２４をセットする。これに
より、ＲＳフリップフロップ２４のＱ出力ｑ1 が低レベ
ルから高レベルに遷移する。次のクロック信号ＣＬＫの
立上がりの時刻ｔ2 でＤフリップフロップ２５は、ＲＳ
フリップフロップ２４のＱ出力ｑ1 をラッチするととも
に、そのＱN 出力によってＲＳフリップフロップ２４を
リセットする。
【００１５】同じクロック信号ＣＬＫの立下がりの時刻
ｔ3 でＤフリップフロップ２６は、Ｄフリップフロップ
２５のＱ出力ｑ2 をラッチし、それまで高レベルであっ
たアウトプット・イネーブル信号ｏｅN を低レベルとす
る。アウトプット・イネーブル信号ｏｅN が低レベルに
なると、データラッチ回路２７はメモリセルからのデー
タｄａｔａをラッチし、さらに出力バッファ２８がアク
ティブとなってデータラッチ回路２７にラッチされてい
るデータを増幅してデータＤＡＴＡとして外部に出力す
る。次のクロック信号ＣＬＫの立上がりの時刻ｔ4 でＤ
フリップフロップ２５はＲＳフリップフロップ２４の低
レベルのＱ出力ｑ1 をラッチし、それまで高レベルであ
ったＱ出力ｑ2 を低レベルとする。
ｔ3 でＤフリップフロップ２６は、Ｄフリップフロップ
２５のＱ出力ｑ2 をラッチし、それまで高レベルであっ
たアウトプット・イネーブル信号ｏｅN を低レベルとす
る。アウトプット・イネーブル信号ｏｅN が低レベルに
なると、データラッチ回路２７はメモリセルからのデー
タｄａｔａをラッチし、さらに出力バッファ２８がアク
ティブとなってデータラッチ回路２７にラッチされてい
るデータを増幅してデータＤＡＴＡとして外部に出力す
る。次のクロック信号ＣＬＫの立上がりの時刻ｔ4 でＤ
フリップフロップ２５はＲＳフリップフロップ２４の低
レベルのＱ出力ｑ1 をラッチし、それまで高レベルであ
ったＱ出力ｑ2 を低レベルとする。
【００１６】時刻ｔ5 でクロック信号ＣＬＫが立ち下が
ると、Ｄフリップフロップ２６はＤフリップフロップ２
５の低レベルのＱ出力ｑ2 をラッチし、低レベルであっ
たアウトプット・イネーブル信号ｏｅN を高レベルとす
る。アウトプット・イネーブル信号ｏｅN が高レベルに
なると、データラッチ回路２７は、入力データｄａｔａ
に対してトランスペアレント・モードになると同時に、
出力バッファ２８の出力を高インピーダンス状態にする
ので、出力データＤＡＴＡは高インピーダンスとなる。
時刻ｔ4 で再びアドレス信号ＡＤＤが遷移すると、時刻
ｔ1 で開始したのと同じ動作が行われる。
ると、Ｄフリップフロップ２６はＤフリップフロップ２
５の低レベルのＱ出力ｑ2 をラッチし、低レベルであっ
たアウトプット・イネーブル信号ｏｅN を高レベルとす
る。アウトプット・イネーブル信号ｏｅN が高レベルに
なると、データラッチ回路２７は、入力データｄａｔａ
に対してトランスペアレント・モードになると同時に、
出力バッファ２８の出力を高インピーダンス状態にする
ので、出力データＤＡＴＡは高インピーダンスとなる。
時刻ｔ4 で再びアドレス信号ＡＤＤが遷移すると、時刻
ｔ1 で開始したのと同じ動作が行われる。
【００１７】なお、上記実施例においては、メモリ・リ
ード・サイクルの開始をＡＴＤ回路２３を用いて検出す
る構成としたが、メモリ・リード・サイクルの開始を検
出する方法はこれに限られるものではなく、例えばＣＰ
Ｕ１１からのバス・コントロール信号（Ｓ0 ／Ｓ1 ）等
を使用するようにしても良い。また、上記実施例では、
メモリ・リード・サイクルの開始時刻ｔ1 から１．５ク
ロック後の時刻ｔ3 にデータＤＡＴＡを出力し、２．５
クロック後の時刻ｔ5にデータＤＡＴＡを高インピーダ
ンス状態に戻す回路構成を示したが、Ｄフリップフロッ
プ２６のＤ入力を生成方法を変えることにより、任意の
出力状態を作り出すことが可能である。
ード・サイクルの開始をＡＴＤ回路２３を用いて検出す
る構成としたが、メモリ・リード・サイクルの開始を検
出する方法はこれに限られるものではなく、例えばＣＰ
Ｕ１１からのバス・コントロール信号（Ｓ0 ／Ｓ1 ）等
を使用するようにしても良い。また、上記実施例では、
メモリ・リード・サイクルの開始時刻ｔ1 から１．５ク
ロック後の時刻ｔ3 にデータＤＡＴＡを出力し、２．５
クロック後の時刻ｔ5にデータＤＡＴＡを高インピーダ
ンス状態に戻す回路構成を示したが、Ｄフリップフロッ
プ２６のＤ入力を生成方法を変えることにより、任意の
出力状態を作り出すことが可能である。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
外部からのクロック信号に基づいてアウトプット・イネ
ーブル信号を生成する回路をメモリに内蔵し、メモリ自
体でリードデータの出力開始時刻及び出力終了時刻のタ
イミング制御を可能としたことにより、メモリを制御す
るコントローラではアウトプット・イネーブル信号を生
成しなくても良いため、コントローラを設計するに当た
って、コントローラのタイミング設計を非常に容易に実
現できることになる。さらに、外部制御ロジック回路で
あるコントローラそのものの構成を簡略化できる効果も
ある。したがって、本発明による半導体メモリ装置は、
同期型ダイナミックＲＡＭやスタティクＲＡＭなどに用
いて好適なものとなる。
外部からのクロック信号に基づいてアウトプット・イネ
ーブル信号を生成する回路をメモリに内蔵し、メモリ自
体でリードデータの出力開始時刻及び出力終了時刻のタ
イミング制御を可能としたことにより、メモリを制御す
るコントローラではアウトプット・イネーブル信号を生
成しなくても良いため、コントローラを設計するに当た
って、コントローラのタイミング設計を非常に容易に実
現できることになる。さらに、外部制御ロジック回路で
あるコントローラそのものの構成を簡略化できる効果も
ある。したがって、本発明による半導体メモリ装置は、
同期型ダイナミックＲＡＭやスタティクＲＡＭなどに用
いて好適なものとなる。
【図１】本発明による半導体メモリ装置の一実施例を示
すブロック図である。
すブロック図である。
【図２】メモリの内部回路の一部の構成を示すブロック
図である。
図である。
【図３】本発明に係る回路動作の説明に供するタイミン
グチャートである。
グチャートである。
【図４】半導体メモリ装置の従来例を示すブロック図で
ある。
ある。
【図５】従来例の回路動作の説明に供するタイミングチ
ャートである。
ャートである。
１１，４１ ＣＰＵ １２，４２ メモリ １３，４３ アドレス・バス １４，４４ コントローラ １５，４５ データ・バス ２１ アウトプット・イネーブル信号生成回路 ２２ データ出力回路 ２３ ＡＴＤ回路 ２４ ＲＳフリップフロップ ２５，２６ Ｄフリップフロップ ２７ データラッチ回路 ２８ 出力バッファ
Claims (1)
- 【請求項１】 外部からのクロック信号に同期して動作
するメモリと、 前記メモリに対してアドレス信号を出力するとともにデ
ータの読出しを指示するデータ読出し指示信号を出力し
て前記メモリとの間でデータのやりとりを行うＣＰＵ
と、 前記データ読出し指示信号に応答して前記メモリに対し
てチップ・イネーブル信号を出力するコントローラとを
具備し、 前記メモリは前記チップ・イネーブル信号が出力された
ときに前記クロック信号に基づいてアウトプット・イネ
ーブル信号を生成する信号生成回路を内蔵し、前記アウ
トプット・イネーブル信号に応じて前記ＣＰＵに対して
データを出力することを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202873A JPH0736770A (ja) | 1993-07-23 | 1993-07-23 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202873A JPH0736770A (ja) | 1993-07-23 | 1993-07-23 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0736770A true JPH0736770A (ja) | 1995-02-07 |
Family
ID=16464615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202873A Pending JPH0736770A (ja) | 1993-07-23 | 1993-07-23 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736770A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069606A1 (en) * | 2000-03-13 | 2001-09-20 | Nec Corporation | One-shot signal generating circuit |
| JP2023169907A (ja) * | 2022-05-18 | 2023-12-01 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置及びその制御方法 |
| CN117544160A (zh) * | 2023-10-20 | 2024-02-09 | 深圳市高川自动化技术有限公司 | 一种锁存器电路和锁存器系统 |
-
1993
- 1993-07-23 JP JP5202873A patent/JPH0736770A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001069606A1 (en) * | 2000-03-13 | 2001-09-20 | Nec Corporation | One-shot signal generating circuit |
| US6646956B2 (en) | 2000-03-13 | 2003-11-11 | Nec Electronics Corporation | One-shot signal generating circuit |
| JP2023169907A (ja) * | 2022-05-18 | 2023-12-01 | 華邦電子股▲ふん▼有限公司 | 半導体記憶装置及びその制御方法 |
| CN117544160A (zh) * | 2023-10-20 | 2024-02-09 | 深圳市高川自动化技术有限公司 | 一种锁存器电路和锁存器系统 |
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