JPH0736821A

JPH0736821A - Ｄｍａ転送制御装置

Info

Publication number: JPH0736821A
Application number: JP18296093A
Authority: JP
Inventors: Tomokazu Enami; 智和榎並
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-07-23
Filing date: 1993-07-23
Publication date: 1995-02-07
Anticipated expiration: 2011-09-18
Also published as: JP2536415B2

Abstract

(57)【要約】【目的】データパック／アンパック転送途中でＤＭＡ
転送要求停止になった場合、速やかにバスの制御を解放
し、かつ、ＤＭＡ転送の再開の場合、残っていたデータ
を確実に継続転送が可能なＤＭＡ転送制御装置の提供。【構成】入力アライナで配置変えされたデータをチャ
ネル毎に保持する容量を有するＤＮＡ内部データレジス
タ１０４と、チャネル毎に保持されたデータの保持状態
をバスサイクル毎に更新して記憶する有効ビットレジス
タ１２４と、ＤＭＡ転送要求が停止されると次のバスサ
イクルでバス制御を解放する手段と、中断されたチャネ
ルのＤＭＡ転送の再開の要求が発生すると、中断されて
保持されているデータの転送を再開する手段を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】データ転送装置に関し、特に直接
メモリアクセス転送（以下ＤＭＡ転送と称す）に関す
る。

【０００２】

【従来の技術】ＣＰＵの性能向上の一方でＩ／Ｏ装置の
処理転送速度が向上されないため、データ転送を専門に
行なうＤＭＡ転送方式に、そのデータ転送処理速度の違
いを緩衡する機能を持たせた、データパック／アンパッ
ク方式がある。

【０００３】データパック方式を図３に、データアンパ
ック方式を図４に示す。

【０００４】データパック方式は、ＤＭＡ転送制御装置
がデータバス幅の狭い転送元装置（ソース側）から、デ
ータバス幅の広い転送先装置（デスティネーション側）
へデータを転送しようとするときに、ＤＭＡ転送制御装
置のバス制御権の専有時間をできるだけ短くする目的を
有する。

【０００５】図３は、８ビットのデータバス幅をもつＩ
／Ｏ装置から３２ビットのデータバス幅を持つメモリ装
置へデータを転送する例を示す図である。ＤＭＡ転送制
御装置はＩ／Ｏ側からの転送要求を受け付けるとバスマ
スタとなって、最初のバスサイクルで、バス制御信号の
『（ソース側である）Ｉ／Ｏ装置に対する読み出し』信
号を出力し、ソース側であるＩ／Ｏ装置からデータを出
力させ、その８ビットのデータをＤＭＡ転送制御装置内
部の３２ビットレジスタへ取り込む。続くバスサイクル
でも同様のバスサイクルを駆動し、これをデスティネー
ション側のデータバス幅である３２ビットのデータを取
り込むまで４回行なわれる。そして、最後にＤＭＡ制御
装置はバスマスタとして、バス制御信号『（デスティネ
ーション側である）メモリに対する書き込み』信号を出
力し、ＤＭＡ転送装置が取り込んだデータを出力して、
メモリに３２ビットの転送データを書き込む、という手
順を踏む。以降は予め設定したカウント数が０になるま
で繰り返す。特に、本転送の場合、残り転送バイト数が
３バイト以下の時、残りカウント数分の読み込みバスサ
イクル発生後、強制的にＤＭＡ内部のデータをデスティ
ネーション側に書き込みを行なわせてかつ、有効なデー
タをバイト単位にバイトイネーブル信号等で示す。

【０００６】データアンパック方式は、ＤＭＡ転送装置
がデータバス幅の広い転送元装置（ソース側）から、デ
ータバス幅の狭い転送先装置（デスディネーション側）
へデータを転送しようとするときに、ＤＭＡ転送制御装
置のバス制御権の専有時間をできるだけ短くする目的を
有する。

【０００７】図４は、３２ビットのデータバス幅を持つ
メモリ装置から、１６ビットのデータバス幅をもつＩ／
Ｏ装置へデータを転送する例を示す図である。ＤＭＡは
Ｉ／Ｏ側からの転送要求を受け付けるとバスマスタとな
り、最初のバスサイクルで、バス制御信号『（ソース側
である）メモリ装置に対する読み出し』信号を出力し、
ソース側であるメモリ装置からデータを出力させ、その
３２ビットのデータをＤＭＡ転送制御装置内部の３２ビ
ットレジスタへ取り込む。続くバスサイクルではデータ
パック方式とは異なり、デスティネーション側のバス幅
の方が狭いので、１６ビットずつエンディアン方向に合
わせて、バス制御信号『（デスティネーション側であ
る）Ｉ／Ｏ装置に対する書き込み』信号を出力し、ＤＭ
Ａ転送制御装置が取り込んだデータを出力して、Ｉ／Ｏ
装置に１６ビットの転送データを書き込む、という手順
を踏み、以降は予め設定したカウント数が０になるまで
繰り返す。特に、本転送の場合、残り転送バイト数が３
バイト以下の時、最後の読み込みバスサイクル発生後、
強制的にＤＭＡ内部のデータをデスティネーション側に
２度書き込みを行なわせかつ、有効なデータをバイト単
位にバイトイネーブル信号で示す。

【０００８】次に、従来のＤＭＡ転送制御装置のパック
／アンパック制御について説明する。

【０００９】図２は従来のＤＭＡ転送装置の一実施例を
示す図である。

【００１０】この従来例では４チャンネルのＤＭＡ転送
ができ、ＣＰＵからアクセスできるカウントレジスタ１
０８およびモードレジスタ１１４は選択チャンネル情報
信号１１８により、転送しようとする単一チャンネルの
転送バイト数や転送モードが指定される。すなわち、Ｄ
ＭＡ転送を行なう前に、ＣＰＵにより、転送モードをモ
ードレジスタ１１４へ、転送バイト数をカウントレジス
タ１０８へ、使用するチャンネルに対応して設定する。

【００１１】Ｉ／Ｏ装置よりＤＭＡ転送要求入力端子１
１７を介してＤＭＡ転送要求処理部１１６にＤＭＡ転送
要求が入力されると、ＤＭＡ転送要求処理部１１６で、
各チャンネルのマスクの有無や他チャンネルの転送要求
状況に合わせた優先度判定等を行なって、ＤＭＡ転送制
御部２０４へＤＭＡ転送の有無や、転送要求チャンネル
のカウント数チェック、優先度チェックの結果選択され
たチャンネル情報信号１１８を出力する。

【００１２】ＤＭＡ転送制御部２０４はシーケンサで、
現在の状況に対して、取り込まれるＤＭＡ内部レジスタ
２０１のバイト毎の妥当性を示すＤＭＡ内部レジスタ有
効ビット２１の状況や、転送モード１１２、選択チャン
ネル情報信号１１８の示す入力情報により次のクロック
に同期して状態遷移を行なう。

【００１３】内部レジスタ有効ビット制御部１２２は、
ＤＭＡ内部レジスタ２０１のバイト毎にデータの妥当性
（ＤＭＡ内部に読み込まれたが、まだ外部に書き込みが
行なわれていないデータを妥当とする）を４ビットの信
号で有効ビットレジスタ２０２上に保持させ、データパ
ック／アンパックのバスサイクルが走る度に更新する。

【００１４】例えば、図３のデータパック方式では、転
送開始前は有効ビットレジスタ２０２の値は’０００
０’だが、ＬＳＢが最下位バイトに対応するものとし
て、（１）のバスサイクルにより’０００１’、（２）
のバスサイクルにより’００１１’と更新され、転送途
中のＤＭＡ内部レジスタ２０１の使用状況を示してい
る。図３の転送モードの場合、ＤＭＡ転送制御部２０４
は、有効ビットレジスタ２０２が’１１１１’となった
時にライトサイクルへ状態遷移させている。図４のデー
タアンパック方式においても、同様に有効ビットレジス
タ２０２が’１１１１’になった後、’００００’にな
るまでライトサイクルを繰り返す。

【００１５】ＤＭＡ転送要求があると、それが、パック
／アンパック方式であった場合、システムのデータバス
に接続されるデータ入力端子１０１から入力された３２
ビットデータは、ＤＭＡ転送前にモードレジスタ１１４
に予め設定された転送モードに従って、入力アライナ１
０２でデータのバイト単位で配置換えを行なう。これに
より、例えば図３のデータパック方式の（１）から
（４）のようにＩ／Ｏ装置のＬＳＢ側８ビットバスのみ
でＤＭＡ内部３２ビットレジスタ２０１へデータの書き
込みが可能となる。

【００１６】入力アライナ１０２でデータの配置換えが
行なわれると、入力データ用内部データバス１０３から
単一のパック／アンパック用３２ビットデータレジスタ
であるＤＭＡ内部レジスタ２０１へ、ＤＭＡ内部３２ビ
ットレジスタ制御信号２０３により書き込み／読み込み
が行なわれる。

【００１７】ＤＭＡ内部レジスタから出力されたデータ
は、出力データ用内部データバス１０５より出力アライ
ナ１０６へ接続される。出力アライナ１０６は内部レジ
スタ有効ビット１２１と転送モード１１２により出力さ
れた出力アライナ制御信号１３２により出力データの配
置換えを行ない、データ出力端子１０７より出力され
る。

【００１８】カウントレジスタ１０８で設定された転送
バイト数がデクリメントされ、０になったことを転送終
了検出部１１１で検出すると、その旨をＤＭＡ転送制御
部２０４に出力する一方、転送最終サイクルでＴＣ信号
１２５をアクティブにする。

【００１９】以上述べたＤＭＡ転送制御装置では、ＤＭ
Ａ内部レジスタを使用するＤＭＡ転送途中にＤＭＡ転送
要求が無くなった時、ＤＭＡ内部レジスタのデータの処
理方法は、以下のようになる。

【００２０】データパック転送時は、ＤＭＡ転送要求が
無くなった時点で、選択チャンネル情報信号１１８より
ＤＭＡ転送制御部２０４で、有効ビットレジスタ２０２
が’００００’になるまで、転送モード１１２に依存し
てライトサイクルを一回以上遷移を繰り返す。この時、
ＤＭＡ内部レジスタ２０１へ取り込んだデータがメモリ
装置からではなくＩ／Ｏ装置からのものである時のみ、
Ｉ／Ｏ装置からのデータは再びリードサイクルを駆動し
てもデータが失われている可能性があるので、必ずＤＭ
Ａ内部レジスタ２０１のデータはこの時強制的に外部に
書き込ませ、また、メモリ装置からのデータは捨てる場
合もある。

【００２１】図５には、８ビットデータバスを有するＩ
／Ｏ装置からデータを読み込み、パック転送途中でＤＭ
Ａ転送要求が無くなり、ＤＭＡ内部レジスタ２０１内部
のデータを３２ビットデータバスを有するメモりへ書き
込む場合の様子をタイミングチャートで示す。

【００２２】ＤＭＡ転送は（１）〜（４）までで、ソー
ス側からＤＭＡ内部レジスタ２０１内にデータを取り込
んでから、デスティネーション側へＤＭＡ転送を行なう
一連の転送サイクルである。

【００２３】Ｔｉ，Ｔａ，Ｔｂ，はＤＭＡがバスマスタ
となった時の、ＤＭＡ転送制御装置で規定するバスステ
ートで、本例のＤＭＡ転送装置では１バスサイクルは最
低２クロックで完了する。Ｔｉステートは、ＤＭＡ転送
装置がバスマスタではないステートで、ＣＰＵまたは他
のバスマスタがバス使用権を保持している状態である。
またＴａステートは、ＢＣＹＳＴ（−）信号を出力し、
そのバスサイクルのアドレスやその他バス制御信号を出
力し始めるステートで、ＴｂステートはＤＡ（−）信号
をアクティブにして、外部にその立ち上がりでデータを
ラッチすることができる。バス制御信号のＢＣＹＳＴ
（−）信号は負論理でバスサイクルの最初の１クロック
を規定し、ＤＡ（−）信号は負論理でＴａステートの次
のステートを規定し、ＭＲＱ（−）信号は負論理でその
バスサイクルがメモリアクセスであることを規定し、Ｒ
Ｗ（−）信号は負論理でそのバスサイクルがライトサイ
クルであることを規定する。また、データバスに出力さ
れたデータのうち妥当なバイトを知らせるために、各バ
スサイクル毎にＢＥ（３−０）（−）信号を出力する。
毎Ｔａサイクルのクロックの立ち下がりでサンプリング
されるＤＭＡＲＱ信号がアクティブになってＤＭＡ転送
要求が認識されると、、ＤＭＡ転送が開始される。ＤＭ
Ａ転送中はＤＭＡＡＫ信号をアクティブにして、転送元
あるいは転送先装置に知らせる。

【００２４】８ビットのデータバスをもつソース側のＩ
／Ｏ装置から、３２ビットのデータバスをもつデスティ
ネーション側のメモリ装置へＤＭＡ転送する転送モード
時に、Ｉ／Ｏ装置からデータを読むパック転送途中のＴ
ａステートのクロックの立ち下がりでＤＭＡ転送要求で
あるＤＭＡＲＱ信号がＬＯＷになっていれば、ＤＭＡ転
送制御部２０４で選択チャンネル情報１１８により、次
のバスサイクルのための状態遷移を行なうが、このバス
サイクルについてはＩ／Ｏ装置からデータを読み込むサ
イクルを駆動する。

【００２５】なお、図５ではＤＭＡ内部レジスタ２０１
内の３バイトのデータをデスティネーション側（図５で
はメモリ）へＤＭＡ転送を行なうＤＭＡ転送サイクルを
駆動して、ＤＭＡ内部レジスタ２０１内の未転送のデー
タを確実に転送転送させた後、バスを開放する。

【００２６】または、『特開平３−１５７７４８』（参
考文献）のように、シリアル受信の場合で転送バイト数
が不明のとき、ＤＭＡ内部レジスタ内の残留データを検
出でき、かつ転送終了を検出できた時に、ソフトウェア
的あるいはハードウェア的に残留データをＤＭＡ転送さ
せる方法もある。しかし、これはデータパックでのみ可
能である。

【００２７】データアンパック転送時も、ＤＭＡ転送要
求がなくなった時、データパック転送時と同様に、ＤＭ
Ａ内部レジスタ２０１内のデータが無くなるまでライト
サイクルへの遷移を繰り返す。図６には、３２ビットデ
ータバスを有するＩ／Ｏ装置からデータを読み込み、ア
ンパック転送途中にＤＭＡ転送要求が無くなり、ＤＭＡ
内部レジスタ２０１内のデータを１６ビットデータバス
を有するメモリへ書き込む様子をタイミングチャートで
示す。

【００２８】Ｉ／Ｏ装置からデータを読み込む（１）の
バスサイクルのＴａステートのクロックの立ち下がりで
ＤＭＡＲＱ信号がインアクティブであれば、Ｉ／Ｏ装置
からのデータを確実にＤＭＡ転送するためにＤＭＡ転送
制御部２０４で強制的にデスティネーション側（図６で
はメモリ）へのＤＭＡ転送サイクルを駆動した後、バス
を解放する。

【００２９】図６では、ＤＭＡＲＱ信号がインアクティ
ブになったバスサイスルから、さらに２バスサイクルが
強制的に駆動されるが、極端には３２ビットのデータバ
ス幅をもつＩ／Ｏ装置から、８ビットのデータバス幅を
持つメモリへのデータアンパック転送時、Ｉ／Ｏ装置か
らのデータ読み込みバスサイクルでＤＭＡ転送要求が無
くなったことを認識しても、さらにメモリへ４バスサイ
クルを要してＤＭＡ転送を行なう可能性もある。

【００３０】

【発明が解決しようとする課題】上述した従来のＤＭＡ
転送制御装置は、ソース側とデスティネーション側のバ
ス幅が異なるデータ転送をＤＭＡ転送で行なう場合、ソ
ース側およびデスティネーション側のデータ転送速度の
違いの緩衡の役目をするＤＭＡ内部データレジスタを使
用してデータパック方式やデータアンパック転送を行な
うので、ＤＭＡ転送要求が無くなっても、ＤＭＡ内部デ
ータレジスタ内のデータを全て外部にＤＭＡ転送させる
まで、ＤＭＡがバスを専有してしまうという欠点があ
る。

【００３１】また、ＤＭＡ転送の転送バイト数が不明の
場合、データパックおよびデータアンパック転送の途中
で内部データレジスタにデータを保持して外部にＤＭＡ
転送されないまま、ＤＭＡ転送要求が無くなった場合、
転送データを失うという致命的な事故を発生させる場合
もあった。

【００３２】また、あるチャンネルのデータパック転送
あるいはデータアンパック転送のＤＭＡ転送を実行中、
他の優先度の高いチャンネルのＤＭＡ転送要求があった
時、やはり、それまで使用していたＤＭＡ内部データレ
ジスタ内のデータを全て外部にＤＭＡ転送させるまで、
ＤＭＡ転送チャンネルの切り替えが行なわれないという
問題も発生し、ＤＭＡ転送装置のバス専有率が大きくな
ることによって、システム全体のスループットを低下さ
せ、さらには、転送データの損失によりシステムの信頼
性をも低下させる原因となるという欠点が明らかになっ
た。

【００３３】本発明の目的は、データパック転送あるい
はデータアンパック転送時に制御権切替の応答性を高
め、かつ転送すべきデータを確実に転送することを可能
にし、システム性能を向上させるＤＭＡ転送制御装置の
提供である。

【００３４】

【課題を解決するための手段】本発明のＤＭＡ転送制御
装置は、複数のチャネルを有し、チャネル内データの組
立が可能であり、組立前の入力データを配置替えする手
段と、チャネル情報およびチャネルモードを記憶する手
段と、チャネル内データを保持するレジスタと、レジス
タに保持されているデータの転送済みか未転送かを示す
情報を表示するレジスタと、出力データを最終配列する
手段を有するデータパック転送とデータアンパック転送
が可能な、直接メモリアクセス転送を制御するＤＭＡ転
送制御装置において、組立前に配置替えされたデータ
をチャネル毎に転送データとしてラッチするレジスタ
と、チャネル毎にチャネル内データの転送状態を示すレ
ジスタと、ＤＭＡ転送の転送要求の停止を検出すると、
直に該ＤＭＡ転送を中断する手段と、前記転送データを
ラッチするレジスタに未転送のデータが残っていること
を検出する手段と、前記検出手段により検出された未転
送のデータをＤＭＡ転送の再開指示によりチャネル毎に
強制的にＤＭＡ転送する制御手段を有している。

【００３５】また、前記未転送のデータが残っているこ
とを検出する手段が転送状態を示すレジスタから検出す
る手段であるものも本発明に含まれる。

【００３６】

【作用】チャネル内データを全てラッチできる内部レジ
スタを複数有しており、あるチャネルの転送において、
ラッチされたバイト毎のデータの前記内部レジスタ内に
おける保持状態が検出されているので、転送サイクルの
途中で転送要求が停止されても、該サイクルまでの転送
結果に引き続く転送サイクルを再開して転送を完了する
ことができる。

【００３７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００３８】図１は本発明のＤＭＡ転送制御装置の一実
施例のブロック図である。

【００３９】このＤＭＡ転送制御装置は、従来のＤＭＡ
制御装置のＤＭＡ内部レジスタ１０４が３２ビット容量
の複数の領域を有しそれぞれの領域にチャネル毎のデー
タを保持する構成となっている。また、有効ビットレジ
スタ２０２はＤＭＡ内部レジスタ１０４の領域数に対応
する領域を有してそれぞれのバイト毎データの有効性を
表示する。さらに、掃き出しレジスタ１１５を有し、Ｃ
ＰＵを介して行なわれるＤＭＡ転送の再開指示によりチ
ャネル毎に未転送のデータを検出し、ＯＲゲート１１９
の出力情報信号により該当するチャネルのデータの転送
を起動する。

【００４０】また、このＤＭＡ転送制御装置は４チャネ
ルのＤＭＡ転送ができ、ＣＰＵでアクセスできるカウ
ントレジスタ１０８やモードレジスタ１１４は、選択チ
ャネル信号１１８により単一チャネルの転送バイト数や
モードが指定されている。

【００４１】ＤＭＡ転送モードレジスタ１１４には、転
送方向（Ｉ／Ｏ装置からメモリへ、またはメモリからＩ
／Ｏ装置へ）やＤＭＡ転送要求の受付方法およびソース
側とデスティネーション側のバス幅の設定をする必要が
あるが、特にＤＭＡ転送の受付方法は、ＲＳフリップフ
ロップでＤＭＡ転送要求パルスをラッチする方法（ブロ
ック転送）と、ＤＭＡ転送要求のある限りＤＭＡ転送を
行う方法（ディマンド転送）などがある。

【００４２】以下に、ＤＭＡ転送要求のある限りＤＭＡ
転送を継続するディマンド転送について述べる。

【００４３】ＤＭＡ転送を行う前に、使用するチャネル
に対するモードレジスタ１１４や転送バイト数がカウン
トレジスタ１０８へＣＰＵより設定される。Ｉ／Ｏ装置
よりＤＭＡ転送要求入力端子１１７へＤＭＡ転送要求が
入力されると、ＤＭＡ転送要求処理部１１６で、各チャ
ネルのＤＭＡ転送要求をマスクするマスクレジスタ１２
７内の信号の有無と、ＭＳＢをチャネル０、ＬＳＢをチ
ャネル３とする固定優先順位に合わせて単一の転送チャ
ネルを選択し、選択チャネル情報信号１１８として出力
される。

【００４４】また、ＤＭＡ内部データ掃き出しレジスタ
１１５は、他のＤＭＡ内部レジスタと同様にチャネル単
位でＣＰＵからの書込みのみを可能とし、ＣＰＵからこ
のレジスタへ書込み動作をすることにより、２入力論理
和１１９の出力情報信号１２９によりＤＮＡ内部データ
レジスタの内容を外部に転送するためのＤＭＡ転送を駆
動することができる。

【００４５】ＤＭＡ転送制御部１１０はシーケンサー
で、現在の状況に対して入力されるＤＭＡ内部レジスタ
１０４のバイトごとの妥当性を示すＤＭＡ内部レジスタ
有効ビット１２１の状況や転送モード１１２、選択チャ
ネル情報１２９の入力情報により次のクロックに同期し
て状態遷移を行う。

【００４６】ＤＭＡ内部レジスタ１０４は各チャネル毎
に３２ビットのレジスタを有しており、ＤＭＡ転送中は
選択チャネル信号１２９でＤＭＡ転送チャネルに対応し
たレジスタのみを使用する。したがって、図２の従来例
のように動作中のＤＭＡ転送を途中で中断して、別のチ
ャネルの転送が発生する可能性があるということでデー
タパックの途中でＤＭＡ内部レジスタ２０１の内容を全
てＤＭＡ転送させる必要はない。

【００４７】さらに、ＤＭＡ内部レジスタ内にパッキン
グ途中のデータを保持したままＤＭＡ制御装置がバスを
解放することができるので、ＤＭＡ転送装置のバス専有
率は益々小さくすることができるようになる。

【００４８】内部レジスタ有効ビット制御部１２２は、
ＤＭＡ内部レジスタ１０４のバイト毎にデータの妥当性
を４ビットの信号で示し、データパック／アンパックの
バスサイクルが走る度に更新される。例えば、図３のデ
ータパック方式では、転送開始前は有効ビットレジスタ
１２４の値は”００００”だが、ＬＳＢが最下位バイト
に対応するものとして（１）のバスサイクルにより”０
００１”、（２）のバスサイクルにより”００１１”と
更新され、選択されているチャネルの転送途中のＤＭＡ
内部レジスタ１０４の使用状況を示している。

【００４９】有効ビットレジスタ１２４は、各チャネル
毎に４ビットのレジスタを有しており、ＤＭＡ転送中は
選択チャネル信号１２９でＤＭＡ転送チャネルに対応し
たレジスタのみを使用する。

【００５０】また、有効ビットレジスタ１２４は、ＤＭ
Ａ転送中、ＤＭＡ転送の現況を示していると言える。つ
まり、デスティネーション側がバス幅が３２ビットのデ
ータバスを有していれば、有効ビットレジスタ１２４の
値が”１１１１”になるまで、ソース側にデータを求め
るリードサイクルをＤＭＡ制御部１１０で駆動すればよ
く、１６ビットのデータバス幅を有していれば、ＤＭＡ
内部レジスタ１０４の下位バイトの方から順に使用する
ものとして、有効ビットレジスタ１２４の値が”００１
１”になるまで、リードサイクルを駆動すればよいこと
になる。

【００５１】従って、各チャネル毎に、上記のＤＭＡデ
ータレジスタ１０４に加えて、有効ビットレジスタ１２
４を持つことによって、転送を途中で中断しても、再び
ＤＭＡ転送要求が入力されてＤＭＡ転送が再開されたと
き、データパック／アンパックの途中から再開すること
が可能となる。

【００５２】また、ＣＰＵから読み込み専用のステータ
スレジスタ１２６は、上記のＤＭＡ転送がＤＭＡ内部デ
ータレジスタ１０４を使用するデータパック／アンパッ
ク転送の途中である場合、データ転送を確実にするため
に、各チャネルのＤＭＡ内部データレジスタ１０４に転
送データがまだ残されていることを示すビットを有す
る。これは、有効ビットレジスタ１２４内の値を各チャ
ネル毎の４ビットの論理和で実現することができ、１で
あれば転送すべきデータが残っていることを、０であれ
ば転送すべきデータがないことがわかる。

【００５３】従って、ステータスレジスタ１２６でしめ
されたビットのうち、１であるチャネルに対してＤＭＡ
内部データ掃き出しレジスタ１１５をアクセスすれば、
パック／アンパック途中の転送データを外部にＤＭＡ転
送することができる。これは、パック／アンパックＤＭ
Ａ転送途中にＤＭＡ転送サイクルが中断して、そのまま
転送チャネルのＤＭＡ内部レジスタに転送データが残っ
ている状況でもソフトウエア的に外部に転送できること
を意味する。

【００５４】図７は本発明のＤＭＡ転送制御装置による
データのパック転送のタイミングチャート、図８はその
アンパック転送のタイミングチャートである。

【００５５】このパック転送は、ソース側が８ビットの
データバスを有するＩ／Ｏ装置からデスティネーション
側が３２ビットのデータバスを有するメモリ装置へのパ
ック転送であり、アンパック転送はソース側が３２ビッ
トのデータバスを有するＩ／Ｏ装置からデスティネーシ
ョン側が１６ビットのデータバスを有するメモリ装置へ
のアンパック転送である。

【００５６】ＤＭＡ転送要求が入力されてＤＭＡ転送が
始まるまでのシーケンスは、ＤＭＡ内部データレジスタ
１０４や有効ビットレジスタ１２４の値が選択チャネル
信号１２９で転送中常にＤＭＡ転送チャネルに選択され
ている以外は、従来のシーケンスと同じである。つま
り、ＤＭＡ転送要求を認識すると、優先順位やマスク状
況に応じて転送要求が承認されると、ＣＰＵやバスアー
ビタに対してバスの解放を要求するＨＬＤＲＱ（ー）信
号をアクチブにする。バスの解放がそれまでのバスマス
タに承認されると、ＨＬＤＡＫ（−）信号の入力を待っ
て、ＤＭＡ転送バスサイクルを開始する。ＤＭＡバスサ
イクル期間、ＤＭＡ転送要求が承認されたことをソース
側に知らせるために、ＤＭＡＡＫ信号をアクティブにす
る。

【００５７】ＤＭＡ転送バスサイクル中は、Ｔａステー
トでソース側に対してリード信号を出力し、ウエイトで
バスサイクルが延長しても最後のＴｂステートと次のク
ロックの立ち上がりでデータをサンプリングし、入力ア
ライナ１０２へ入力する。入力アライナ１０２は、デー
タパック転送に対応し、図９のようなバイト単位の３２
ビットデータの配置変えタイプを有する。入力アライナ
１０２のバイト配置変えタイプ制御はＤＭＡ転送制御部
１１０で行われる。

【００５８】転送モードにより、データのバイト単位の
配置変えが行われて入力用データバス１０３を経由し、
各チャネルに対応した内部データレジスタ１０４にラッ
チ後、有効ビットレジスタ１２４の値によりＤＭＡ転送
制御部１１０でライトサイクルへ遷移すると、出力用内
部データバス１０５にデータを乗せる。

【００５９】また出力アライナ１０６でも、転送モード
によりバイト単位の配置変えが行われ、データを外部に
出力する。出力アライナ１０６は、データアンパック転
送に対応し、図１０に示すようなバイト単位の３２ビッ
トデータの配置変えのタイプを有する。

【００６０】本実施例の従来例と著しく異なるのは、Ｄ
ＭＡ転送制御装置がＤＭＡ転送を止めて、バスを解放し
ようとするときである。

【００６１】図７に示すタイミングチャートでは、パッ
ク転送のＩ／Ｏ装置からのデータ読み込み途中で、各Ｄ
ＭＡサイクルのＴａサイクルのクロック立ち下がりでサ
ンプリングし、ＤＭＡＲＱ信号がインアクティブであれ
ば、そのＤＭＡバスサイクルでＤＭＡ転送制御装置がバ
スを解放する様子を示している。データパックのＤＭＡ
転送途中であっても、内部データレジスタ１０４と有効
ビットレジスタ１２４にその途中経過を保持させて、転
送を中断させることができる。これは、ＤＭＡＲＱ信号
をサンプリングしたときに、ＤＭＡ要求が無いと、直ち
にＤＭＡ転送を中断し、バスを解放することができ、再
びそのチャネルのＤＭＡ転送要求が発生したとき、その
転送を継続できることを意味する。また、あるチャネル
のＤＭＡ転送中に別の優先度の高いＤＭＡ転送要求があ
ると、その途中経過を保持させたままバスを解放し、よ
り優先度の高いチャネルのＤＭＡ転送サービスを従来よ
り早く開始できることを意味する。

【００６２】図８は、アンパック転送のＩ／Ｏ装置から
のデータの読み込み途中（あるいはデータ読み込み後
の、データ書込みサイクルでも同じ）に、各ＤＭＡサイ
クルのＴａサイクルのクロックの立ち下がりでサンプリ
ングし、ＤＭＡＲＱ信号がインアクティブであれば、そ
のＤＭＡバスサイクルでＤＭＡ転送制御装置がバスを解
放する様子を示す。

【００６３】データアンパックのＤＭＡ転送途中であっ
ても、内部データレジスタ１０４と有効ビットレジスタ
１２４にその途中経過を保持させて、転送を中断させる
ことができる。これは、ＤＭＡＲＱ信号をサンプリング
した時に、ＤＭＡ転送要求が無いと、直ちにＤＭＡ転送
を中断し、バスを解放することができ、再びそのチャネ
ルのＤＭＡ転送要求が発生したとき、その転送を継続で
きることを意味する。また、あるチャネルのＤＭＡ転送
途中に別の優先度の高いＤＭＡ転送要求があってもその
途中経過を保持させたままバスを解放し、より優先度の
高いチャネルのＤＭＡ転送サービスを従来よりも早く開
始できることを意味する。

【００６４】データのパック／アンパック転送において
は、転送終了時、転送終了検出部１１１よりＴＣ信号を
出力することによって、これまで転送していたチャネル
の転送終了を外部にしらせることができる。

【００６５】

【発明の効果】以上説明したように本発明は、チャネル
毎にチャネル内データを保持できる容量を有するＤＭＡ
内部データレジスタと、それらレジスタに保持されたチ
ャネル毎のデータの転送状況を保持する有効ビットレジ
スタを有し、データパック／アンパック転送の途中でＤ
ＭＡ転送要求が無くなったり、優先度の高いＤＭＡ転送
要求が発生した時点で、それまで転送していたデータの
転送状況を保持してバスを直ちに解放し、その後転送要
求が再発したときに継続してＤＭＡ転送を再開できるの
で、バス制御権の切り換えが極めて早くなり、割り込み
に対する対応が速やかに行われ、かつ、中断されたＤＭ
Ａ転送の再開も確実に行われてデータの消滅のおそれも
なくなるという効果がある。

【図面の簡単な説明】

【図１】本発明のＤＭＡ転送制御装置の一実施例のブロ
ック図である。

【図２】従来のＤＭＡ転送制御装置の一実施例のブロッ
ク図である。

【図３】データパック方式の概念図で、（ａ）〜（ｄ）
は１バイトずつ読み込まれた状態を示し、（ｅ）は４バ
イトがパックされてメモリに書込まれた状態を示す図あ
る。

【図４】データアンパック方式の概念図で、（ａ）はメ
モリから３２ビットのデータが読み取られ（ｂ）、
（ｃ）は２バイトずつ１６ビット幅のＩ／Ｏに書き込ま
れた状態を示す図である。

【図５】図２に示すＤＭＡ転送制御装置によるデータパ
ック転送のタイミングチャートである。

【図６】図２に示すＤＭＡ転送制御装置によるデータア
ンパック転送のタイミングチャートである。

【図７】図１に示すＤＭＡ転送制御装置によるデータパ
ック転送のタイミングチャートである。

【図８】図１に示すＤＭＡ転送制御装置によるデータア
ンパック転送のタイミングチャートである。

【図９】図１および図２に示す入力アライナ１０１のバ
イト単位のデータアラインのタイプを示す図で（ａ）は
第４のバイトを４バイト配置し、（ｂ）は第３と第４の
バイトをシリースに繰り返して配置し、（ｃ）は入力順
に４バイト配列するタイプを示す図である。

【図１０】図１および図２に示す出力アライナ１０６の
バイト単位のデータアラインのタイプで（ａ）は入力順
にバイト単位で配列し、（ｂ）は第１から第３バイトま
でを入力順に、かつ、第３のバイトを第４の位置に配置
し、（ｃ）は入力された４バイトデータの第１と第２の
データを繰り返してシリースに配列し、（ｄ）は第１か
ら第３までのバイトを入力順に配列し、かつ、４番目に
第１のバイトを配置するタイプを示す図である。

【符号の説明】

１０１データ入力端子１０２入力アライナ１０３入力データ用内部データバス１０４ＤＭＡ内部データレジスタ１０５出力データ用内部データバス１０６出力アライナ１０７データ出力端子１０８カウントレジスタ１０９入力アライナ制御信号１１０ＤＭＡ転送制御部１１１転送終了検出部１１２転送モード信号１１３転送終了検出信号１１４モードレジスタ１１５ＤＭＡ内部データ掃き出しレジスタ１１６ＤＭＡ転送要求処理部１１７ＤＭＡＲＱ信号入力端子１１８選択チャネル情報信号１１９２入力ＯＲゲート１２０ＤＭＡ内部データレジスタ制御信号１２１ＤＭＡ内部レジスタ有効ビット１２２ＤＭＡ内部レジスタ有効ビット１２３転送選択内部有効ビット１２４有効ビットレジスタ１２５ＴＣ信号１２６ステータスレジスタ１２７マスクレジスタ１２８ＤＭＡＡＫ信号出力端子１２９選択チャネル信号１３０バス譲渡制御信号端子１３１バス制御信号１３２出力アライナ制御信号２０１ＤＭＡ内部レジスタ２０２有効ビットレジスタ２０３ＤＭＡ内部データレジスタ制御信号２０４ＤＭＡ転送制御部

Claims

【特許請求の範囲】

【請求項１】複数のチャネルを有し、チャネル内デー
タの組立が可能であり、組立前の入力データを配置替え
する手段と、チャネル情報およびチャネルモードを記憶
する手段と、チャネル内データを保持するレジスタと、
レジスタに保持されているデータの転送済みか未転送か
を示す情報を表示するレジスタと、出力データを最終配
列する手段を有するデータパック転送とデータアンパッ
ク転送が可能な、直接メモリアクセス転送を制御するＤ
ＭＡ転送制御装置において、組立前に配置替えされたデータをチャネル毎に転送デー
タとしてラッチするレジスタと、ＤＭＡ転送の転送要求の停止を検出すると、直に該ＤＭ
Ａ転送を中断する手段と、チャネル毎にチャネル内データの転送状態を示すレジス
タと、前記転送データをラッチするレジスタに未転送のデータ
が残っていることを検出する手段と、前記検出手段により検出された未転送のデータをＤＭＡ
転送の再開指示によりチャネル毎に強制的にＤＭＡ転送
する制御手段を有することを特徴とするＤＭＡ転送制御
装置。
【請求項２】前記未転送のデータが残っていることを
検出する手段が転送状態を示すレジスタから検出する手
段である請求項１記載のＤＭＡ転送制御装置。