JPH0737145Y2 - Touch panel key address detection circuit - Google Patents

Touch panel key address detection circuit

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JPH0737145Y2
JPH0737145Y2 JP1989078017U JP7801789U JPH0737145Y2 JP H0737145 Y2 JPH0737145 Y2 JP H0737145Y2 JP 1989078017 U JP1989078017 U JP 1989078017U JP 7801789 U JP7801789 U JP 7801789U JP H0737145 Y2 JPH0737145 Y2 JP H0737145Y2
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touch panel
lines
microcomputer
address
key
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教雄 酒井
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Ricoh Co Ltd
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Description

【考案の詳細な説明】 〔産業上の利用分野〕 この考案は、各種データ処理装置の入力装置として使用
されるタツチパネルにおいて、指などでタツチされて入
力されたキーのアドレスを検出するためのキーアドレス
検出回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Industrial application] The present invention is a key for detecting an address of a key touched by a finger or the like in a touch panel used as an input device of various data processing devices. The present invention relates to an address detection circuit.

〔従来の技術〕[Conventional technology]

データ処理装置の入力装置として、例えばCRTデイスプ
レイ装置の画面上にデジタル式タツチパネルを備えたも
のがある。
As an input device of a data processing device, for example, there is one having a digital touch panel on the screen of a CRT display device.

このデジタル式タツチパネルには、例えば2枚の透明な
ポリエステル・シートの互いに向き合う面にそれぞれ透
明な抵抗膜による複数本のライン(導線)を格子状に形
成し、その交点によつてキーマトリツクスを構成した抵
抗膜方式のものがある。
In this digital touch panel, for example, a plurality of lines (conductors) made of transparent resistance films are formed in a grid pattern on the mutually facing surfaces of two transparent polyester sheets, and the key matrix is formed at the intersections. There is a configured resistance film type.

このデジタル式タツチパネルのX方向に並ぶラインを
「X方向のライン」と称し、Y方向に並ぶラインを「Y
方向のライン」と称す。
Lines lined up in the X direction of this digital touch panel are referred to as "lines in the X direction", and lines lined up in the Y direction are called "Y".
Direction line ".

ところで、このようなデジタル式タツチパネルにおい
て、指やペンによつて上記各ラインの交点付近で表面の
シートを裏面側のシートに向かつて押すと、その交点で
交差する2本のラインが導通し、その交点のキーアドレ
ス(X,Y座標)に対応するデータを装置内部のマイクロ
コンピユータ(以下「CPU」と略称する)が読み込ん
で、入力されたキーアドレスを検出するようにしたキー
アドレス検出回路が用いられている。
By the way, in such a digital touch panel, when the front sheet is pushed toward the back sheet in the vicinity of the intersection of the respective lines with a finger or a pen, two lines intersecting at the intersection are conducted, A key address detection circuit that reads the data corresponding to the key address (X, Y coordinates) of the intersection point by a microcomputer inside the device (hereinafter abbreviated as "CPU") and detects the input key address It is used.

すなわち、X方向の全てのラインをそれぞれプルアツプ
抵抗を介して電源によりハイレベルに保ち、CPUがアド
レスの送出によつてタツチパネルのY方向の1ラインを
順次選択的にローレベルにして、そのアドレス送出毎に
X方向の全ラインのデータを読み込んでローレベルのラ
インを判別することにより、タツチパネルのキーアドレ
スを検出するようにしたものである。
That is, all the lines in the X direction are kept at the high level by the power source through the pull-up resistors, and the CPU sends the addresses to selectively set one line in the Y direction of the touch panel to the low level, and the addresses are transmitted. The key address of the touch panel is detected by reading the data of all the lines in the X direction and discriminating the low level lines.

〔考案が解決しようとする課題〕[Problems to be solved by the device]

しかしながら、従来のこのようなキーアドレス検出回路
においては、CPUがタツチパネルのY方向のあるライン
をローレベルにした時にX方向のいずれかのラインがロ
ーレベルであつたことを判別した後、ローレベルにする
Y方向のラインを次のラインに変更しても、一旦ローレ
ベルになつたX方向のラインはプルアツプ電源によつて
ハイレベルに立ち上がるまでに約100μS程度の時間を
要していた(浮遊容量等が存在するため)。
However, in such a conventional key address detection circuit, when the CPU sets a line in the Y direction of the touch panel to the low level, it is determined that one of the lines in the X direction is at the low level, and then the low level is detected. Even if the line in the Y direction to be changed to the next line is changed to the next line, the line in the X direction that once went to the low level took about 100 μS to rise to the high level by the pull-up power supply (floating Because there is capacity etc.).

そのため、CPUがY方向の1ラインを選択してX方向の
全ラインのデータを読み込んでから、Y方向の次のライ
ンを選択してX方向の全ラインのデータを読み込むまで
に、最低100μS以上の時間をあけなければならず、し
たがつてY方向の全ラインをスキヤンして、入力された
全てのキーアドレスを検出し終えるまでにはかなりの時
間を要していた。したがつて、CPUの割込み処理でこの
キーアドレスを検出する上で問題となつていた。
Therefore, at least 100 μS or more from when the CPU selects one line in the Y direction to read the data of all lines in the X direction and then selects the next line in the Y direction to read the data of all lines in the X direction. Therefore, it took a considerable time to scan all the lines in the Y direction and finish detecting all the entered key addresses. Therefore, there was a problem in detecting this key address in CPU interrupt processing.

この考案は上記の点に鑑みてなされたものであり、キー
アドレスの検出時間を短縮することを目的とする。
The present invention has been made in view of the above points, and an object thereof is to shorten the detection time of a key address.

〔課題を解決するための手段〕[Means for Solving the Problems]

この考案は上記の目的を達成するため、上述のようなタ
ツチパネルのキーアドレス検出回路において、そのタツ
チパネルのX方向の全ラインの出力バスとマイクロコン
ピユータの入力バスとの間に双方向バストランシーバを
介挿すると共に、この双方向バストランシーバとマイク
ロコンピユータ間で該マイクロコンピユータの全ての入
力ラインと電源との間にそれぞれ介挿されて該各入力ラ
インをハイレベルに保つプルアツプ抵抗と、上記マイク
ロコンピユータが送出するY方向のラインを選択するア
ドレスを変更した時、上記双方向バストランシーバから
のデータを読み込む前にそのデータの伝送方向を短時間
だけ上記マイクロコンピユータ側からタツチパネル側へ
向かう方向に切り換える制御回路とを設けたものであ
る。
In order to achieve the above object, the present invention has a bidirectional bus transceiver between the output bus of all lines in the X direction of the touch panel and the input bus of the microcomputer in the touch panel key address detection circuit as described above. At the same time, the pull-up resistors that are inserted between the bidirectional bus transceiver and the micro-computer to all the input lines of the micro-computer and the power supply to keep the respective input lines at a high level, and the micro-computer. When the address for selecting the line in the Y direction to be transmitted is changed, a control circuit for switching the data transmission direction from the microcomputer side to the touch panel side for a short time before reading the data from the bidirectional bus transceiver. And are provided.

また、上記制御回路が、上記マイクロコンピユータがタ
ツチパネルのX方向のラインのいずれかがローレベルで
あることを判別した直後に送出する上記アドレスを変更
した時にのみ、上記双方向バストランシーバのデータ伝
送方向の切り換えを行うようにするとよい。
The data transmission direction of the bidirectional bus transceiver is changed only when the control circuit changes the address to be transmitted immediately after the microcomputer determines that one of the lines in the X direction of the touch panel is at the low level. It is advisable to switch between.

〔作用〕[Action]

このように構成したタツチパネルのキーアドレス検出回
路によれば、マイクロコンピユータが送出するアドレス
を変更して、タツチパネルのY方向のローレベルにする
ラインを切り換える毎に、X方向のラインのデータを読
み込む前に、双方向バストランシーバのデータ伝送方向
を短時間だけマイクロコンピユータ側からタツチパネル
側へ向かう方向に切り換えるので、その間にX方向各ラ
インはタツチパネル側のプルアツプ電源だけでなく、マ
イクロコンピユータの入力ライン側のプルアツプ電源に
も接続されるので、もしローレベルになつていても瞬時
に浮遊容量を充電してハイレベルに立ち上がる。
According to the key address detection circuit of the touch panel configured as described above, each time the address sent by the microcomputer is changed to switch the line to the low level in the Y direction of the touch panel, the data of the line in the X direction is read. In addition, since the data transmission direction of the bidirectional bus transceiver is switched from the microcomputer side to the touch panel side for a short time, each line in the X direction is connected not only to the pull-up power supply on the touch panel side but also to the input line side of the microcomputer. Since it is also connected to the pull-up power supply, even if it is at low level, it will instantly charge the stray capacitance and rise to high level.

したがつて、Y方向のラインスキヤン間隔を短縮し、全
ラインのキーアドレスのチエツクを短時間で行なうこと
が可能になり、入力された全てのキーアドレスを短時間
で確実に検出することができる。
Therefore, it is possible to shorten the line scan interval in the Y direction, check the key addresses of all the lines in a short time, and reliably detect all the input key addresses in a short time. .

また、マイクロコンピユータがタツチパネルのX方向ラ
インのいずれかがローレベルであることを判別した直後
に送出するアドレスを変更した時にのみ、双方向バスト
ランシーバのデータ伝送方向の切り換えを行なうように
すれば、入力された全てのキーアドレスの検出に要する
時間をさらに短縮することができる。
Further, the data transmission direction of the bidirectional bus transceiver is switched only when the microcomputer changes the address to be transmitted immediately after determining that one of the X-direction lines of the touch panel is at the low level. It is possible to further reduce the time required to detect all the entered key addresses.

〔実施例〕〔Example〕

以下、この考案の実施例を図面に基づいて具体的に説明
する。
An embodiment of the present invention will be specifically described below with reference to the drawings.

第1図は、この考案を実施したタツチパネルのキーアド
レス検出回路の一例を示すブロツク図である。
FIG. 1 is a block diagram showing an example of a key address detection circuit of a touch panel embodying the present invention.

まず、1は前述した従来例と同様なデイジタル式タツチ
パネル(以下単に「タツチパネル」という)であり、例
えばパーソナルコンピユータのようなデータ処理装置に
備えられたCRTデイスプレイ装置の画面上に取り付けら
れている。
First, reference numeral 1 denotes a digital touch panel (hereinafter simply referred to as "touch panel") similar to the above-mentioned conventional example, and is mounted on the screen of a CRT display device provided in a data processing device such as a personal computer.

このタツチパネル1としては、X方向のライン数が40本
(X1〜X40)で、Y方向のライン数が24本(Y1〜Y24)あ
る、40×24のタツチパネルを使用するものとする。
As the touch panel 1, a 40 × 24 touch panel having 40 lines (X1 to X40) in the X direction and 24 lines (Y1 to Y24) in the Y direction is used.

このタツチパネル1のキーアドレス検出回路は、バスバ
ツフア2とバイナリカウンタ3とデコーダ4とキーデイ
テクタ5と双方向バストランシーバ6及びマイクロコン
ピユータ(以下「CPU」と略称する)7とプルアツプ抵
抗群8,9とプルアツプ用電源Vcc1,Vcc2とを備えてい
る。
The key address detection circuit of the touch panel 1 includes a bus buffer 2, a binary counter 3, a decoder 4, a key detector 5, a bidirectional bus transceiver 6, a microcomputer (hereinafter abbreviated as "CPU") 7, pull-up resistor groups 8 and 9, and pull-up resistors. and a use power supply V cc1, V cc2.

なお、デコーダ4の出力端子とタツチパネル1のY方向
の各ラインとは24本のラインによるデータバス11によつ
て接続され、タツチパネル1のX方向の各ラインとキー
デイテクタ5の入力端子と双方向バストランシーバ6の
入力端子とプルアツプ抵抗群8のそれぞれ電源Vcc1に一
端が接続された各抵抗の他端とは40本のラインによるデ
ータバス12によつて相互に接続されている。
The output terminal of the decoder 4 and each line in the Y direction of the touch panel 1 are connected by a data bus 11 of 24 lines, and each line in the X direction of the touch panel 1, the input terminal of the key detector 5 and the bidirectional bus. The input terminal of the transceiver 6 and the other end of each resistor, one end of which is connected to the power supply Vcc1 of the pull-up resistor group 8, are mutually connected by a data bus 12 of 40 lines.

また、双方向バストランシーバ6の出力端子とCPU7の入
力ポートとプルアツプ抵抗群9のそれぞれ電源Vcc2に一
端が接続された各抵抗の他端とは16本のラインによるデ
ーバス13によつて相互に接続されている。
Further, the output terminal and by connexion mutually Debasu 13 by sixteen lines from the other end of each resistor each end to a power source V cc2 input ports and Puruatsupu resistor group 9 is connected to CPU7 bidirectional bus transceiver 6 It is connected.

そして、常時は電源Vcc1がプルアツプ抵抗群8の各プル
アツプ抵抗を介してデータバス12の40本のラインをそれ
ぞれハイレベル“H"に保ち、電源Vcc2も同様にプルアツ
プ抵抗群9の各プルアツプ抵抗を介してデータバス13の
16本のラインをそれぞれハイレベル“H"に保つている。
And, always keeps the 40 lines of the power supply V cc1 data bus 12 via a respective Puruatsupu resistance Puruatsupu resistor group 8 to the high level "H", respectively, each Puruatsupu power V cc2 likewise Puruatsupu resistance group 9 Of the data bus 13 through the resistor
Each of the 16 lines is kept at high level “H”.

バスバツフア2は、バイナリカウンタ3からのアドレス
とCPU7からのアドレスを入力し、キーデイテクタ7から
の割り込み信号INTKYがハイレベル“H"の時にはバイナ
リカウンタ3からのアドレスを、割り込み信号INTKYが
ローレベル“L"の時にはCPU9からのアドレスをそれぞれ
選択してデコーダ4に入力する。
The bus buffer 2 inputs the address from the binary counter 3 and the address from the CPU 7, and when the interrupt signal INTKY from the key detector 7 is at high level "H", the address from the binary counter 3 and the interrupt signal INTKY at low level "L". ", The address from the CPU 9 is selected and input to the decoder 4.

バイナリカウンタ3はアドレス発生器であり、常時タツ
チパネル1のY方向の全ラインをスキヤンするために、
そのY方向の24本のラインを順次循環してローレベル
“L"にするために対応するアドレスを順次発生してい
る。
The binary counter 3 is an address generator, and in order to scan all the lines in the Y direction of the touch panel 1 at all times,
Corresponding addresses are sequentially generated in order to circulate the 24 lines in the Y direction in order to attain the low level "L".

デコーダ4は、バツフア2からのアドレスをデコードし
て出力し、データバス11の24本のライン(タツチパネル
1のY方向の各ラインに対応する)のうちのいずれか1
本のみを選択的にローレベルにする。
The decoder 4 decodes and outputs the address from the buffer 2, and selects one of the 24 lines of the data bus 11 (corresponding to each line in the Y direction of the touch panel 1).
Only books are selectively set to low level.

キーデイテクタ5は、バイナリカウンタ3からのアドレ
スによるスキヤン時にタツチパネル1のいずれかのキー
がタツチされてX方向のラインのいずれかがローレベル
“L"になると、それを検出してCPU7及びバスバツフア2
に対して割り込み信号INTKYを発生する。
When any key of the touch panel 1 is touched at the time of scanning by the address from the binary counter 3 and any one of the lines in the X direction becomes low level “L”, the key detector 5 detects it and detects the CPU 7 and the bus buffer 2.
Generates an interrupt signal INTKY.

双方向バストランシーバ6は、端子G0,G1に入力するCP
U7からの2ビツトの信号XSELが“0,0"の時には出力をオ
ープン状態にして、タツチパネル1側のデータバス12と
CPU7側のデータバス13を切り離す。
The bidirectional bus transceiver 6 inputs CP to terminals G 0 and G 1.
When the 2-bit signal XSEL from U7 is "0,0", the output is opened and the data bus 12 on the touch panel 1 side is connected.
The data bus 13 on the CPU 7 side is disconnected.

また、信号XSELが“0,1"の時は、タツチパネル1側のデ
ータバス12のライン1〜16を、“1,0"の時はライン17〜
32を、“1,1"の時はライン33〜40を、それぞれCPU7側の
データバス13の16本のラインに接続する。
When the signal XSEL is "0,1", the lines 1 to 16 of the data bus 12 on the touch panel 1 side are connected. When the signal XSEL is "1,0", the lines 17 to
When 32 is “1,1”, the lines 33 to 40 are connected to the 16 lines of the data bus 13 on the CPU 7 side, respectively.

さらに、端子DIRに入力するCPU7からの信号XCHRGがハイ
レベル“H"の常時は、データの伝送方向がタツチパネル
1側のデータバス12からCPU7側のデータバス13へ向かう
方向にしているが、信号XCHRGがローレベル“L"になる
と、データの伝送方向をCPU7側のバスライン13からタツ
チパネル1側のバスライン12へ向かう方向に切り換え
る。
Furthermore, when the signal XCHRG from the CPU7 input to the terminal DIR is always at the high level "H", the data transmission direction is from the data bus 12 on the touch panel 1 side to the data bus 13 on the CPU7 side. When XCHRG becomes low level “L”, the data transmission direction is switched from the bus line 13 on the CPU 7 side to the bus line 12 on the touch panel 1 side.

このとき、端子G0,G1に入力するデータXSELの種別に係
わらず、データバス12の40本の全ラインがデータバス13
側の16本の全ラインと接続される。例えば、データバス
12のライン1,17,33とデータバス13側のライン1が共通
接続される。
At this time, all 40 lines of the data bus 12 are connected to the data bus 13 regardless of the type of the data XSEL input to the terminals G 0 and G 1.
Connected to all 16 lines on the side. For example, the data bus
Twelve lines 1, 17, 33 and line 1 on the data bus 13 side are commonly connected.

CPU7は、CPU,ROM,RAM,I/O等からなる16ビツトのマイク
ロコンピユータであり、キーデイテクタ7からの割り込
み信号INTKYがローレベル“L"になると、割り込み処理
を開始して、バイナリカウンタ2に代わつてデコーダ4
にアドレスを送出し、その送出毎にタツチパネル1のX
方向の40本のラインの全てのデータを双方向バストラン
シーバ6を介して16ビツトずつ(但し、最後のデータは
8ビツトデータ)読み込んで、ローレベル“L"のライン
のアドレスを判別する。
The CPU 7 is a 16-bit microcomputer including a CPU, ROM, RAM, I / O, etc. When the interrupt signal INTKY from the key detector 7 becomes low level “L”, it starts interrupt processing and the binary counter 2 Decoder 4 instead
Address to the touch panel 1 X
All the data of 40 lines in the same direction are read through the bidirectional bus transceiver 6 in 16-bit units (however, the last data is 8-bit data), and the address of the low level "L" line is determined.

また、この時CPU7は双方向バストランシーバ6の端子
G0,G1に対して対応する信号XSEL(2ビツト信号)を所
定のタイミングで順次出力すると共に、送出するアドレ
スを変更する毎に、あるいはタツチパネル1のX方向の
40本のラインのいずれかがローレベル“L"であることを
判別した直後に送出するアドレスを変更した時にのみ、
双方向バストランシーバ6からのデータを読み込む前
に、双方向バストランシーバ6の端子DIRに出力する信
号XCHRGをローレベル“L"にする。
At this time, the CPU 7 is the terminal of the bidirectional bus transceiver 6.
A signal XSEL (2-bit signal) corresponding to G 0 and G 1 is sequentially output at a predetermined timing, and the address to be transmitted is changed, or the touch panel 1 moves in the X direction.
Only when the address to be sent is changed immediately after it is determined that one of the 40 lines is low level "L",
Before reading data from the bidirectional bus transceiver 6, the signal XCHRG output to the terminal DIR of the bidirectional bus transceiver 6 is set to low level “L”.

次に、このように構成したこの実施例の作用について第
2図をも参照して具体的に説明する。
Next, the operation of this embodiment thus configured will be specifically described with reference to FIG.

常時は、バイナリカウンタ3からのアドレスがバスバツ
フア2を介してデコーダ4に供給され、そのデコーダ4
の出力によつてタツチパネル1の各Y方向のラインを順
次選択的にローレベルにしてスキヤンしている。
At any time, the address from the binary counter 3 is supplied to the decoder 4 via the bus buffer 2 and the decoder 4
Output, the lines in the Y-direction of the touch panel 1 are selectively and sequentially set to low level for scanning.

この時、CPU7は双方向バストランシーバ6の端子G0,G1
に信号XSELとして“0,0"を与えており、双方向バストラ
ンシーバ6は出力オープンの状態になつている。
At this time, the CPU 7 operates the terminals G 0 and G 1 of the bidirectional bus transceiver 6.
"0,0" is given as a signal XSEL to the bidirectional bus transceiver 6, and the output of the bidirectional bus transceiver 6 is in an open state.

この状態において、タツチパネル1のいずれかのキーが
タツチされてそのX方向のラインのいずれかがローレベ
ル“L"になると、キーデイテクタ5がそれを検出してCP
U7及びバスバツフア2に対して割り込み信号INTKYを出
力する。
In this state, when one of the keys on the touch panel 1 is touched and any of the lines in the X direction becomes low level "L", the key detector 5 detects it and outputs CP.
Outputs interrupt signal INTKY to U7 and bus buffer 2.

バスバツフア2は、その割り込み信号INTKYを入力する
と、バイナリカウンタ3に代えてCPU7からのアドレスを
デコーダ4に出力するようになる。
When receiving the interrupt signal INTKY, the bus buffer 2 outputs the address from the CPU 7 to the decoder 4 instead of the binary counter 3.

一方、CPU7は割り込み信号INTKYを受け付けると割り込
み処理を開始し、バイナリカウンタ3に代わつてバスバ
ツフア2にアドレスを送出すると共に、双方向バストラ
ンシーバ6の端子G0,G1に信号XSELとして“0,1"“1,0"
“1,1"を順次出力する。
On the other hand, when the CPU 7 receives the interrupt signal INTKY, it starts the interrupt process, sends the address to the bus buffer 2 instead of the binary counter 3, and outputs “0, 0” as the signal XSEL to the terminals G 0 and G 1 of the bidirectional bus transceiver 6. 1 "" 1,0 "
"1,1" is output sequentially.

それによつて、双方向バストランシーバ6は、データバ
ス12のライン1〜16,17〜32,33〜40を順次データバス13
のライン1〜16に接続する。
Accordingly, the bidirectional bus transceiver 6 sequentially connects the lines 1 to 16, 17 to 32, and 33 to 40 of the data bus 12 to the data bus 13 sequentially.
Connect to lines 1 to 16 of.

そこで、CPU7はアドレスを送出する毎にタツチパネル1
のX方向の40本のラインのデータを双方向バストランシ
ーバ6を介して3回に分けて読み込んで、ローレベル
“L"になっているラインのアドレスを判別する。
Therefore, the CPU 7 sends the address every time the touch panel 1 is sent.
The data of the 40 lines in the X direction are read in three times via the bidirectional bus transceiver 6 and the address of the line at the low level "L" is determined.

そして、もしここでCPU7がローレベル“L"になつている
ラインを判別すると、次に送出するアドレスを変更した
時、双方向バストランシーバ6からのデータを読み込む
前に、双方向バストランシーバ6の方向判別端子DIRに
出力する信号XCHRGを短時間だけローレベル“L"にし、
双方向バストランシーバ6のデータの伝送方向を逆方向
に切り換える。
If the CPU 7 discriminates the line at the low level "L", when the address to be transmitted next is changed, the data of the bidirectional bus transceiver 6 is read before the data is read from the bidirectional bus transceiver 6. Set the signal XCHRG output to the direction determination terminal DIR to low level “L” for a short time,
The data transmission direction of the bidirectional bus transceiver 6 is switched to the reverse direction.

それによつて、電源Vcc2からもプルアツプ抵抗群9の各
プルアツプ抵抗及び双方向バストランシーバ6を介し
て、タツチパネル1のX方向の各ラインにハイレベルの
電圧が与えられる。
And I connexion, through each Puruatsupu resistance and bidirectional bus transceiver 6 of Puruatsupu resistor group 9 from the power source V cc2, high-level voltage is applied to each line in the X direction Tatsuchipaneru 1.

したがつて、タツチされたキーがタツチパネル1の例え
ば第2図に示すキースイツチ10とした場合、それに対応
するYラインがローレベルになつても、キースイツチ10
がオフであれば、電源Vcc1からプルアツプ抵抗群8のプ
ルアツプ抵抗R1を介して、電源Vcc2からプルアツプ抵抗
群9のプルアツプ抵抗R2及び双方向バストランシーバ6
を介して、それぞれタツチパネル1のXラインに給電さ
れるため、そのXラインは瞬時にハイレベルに立ち上が
る。
Therefore, if the touched key is the key switch 10 shown in FIG. 2 of the touch panel 1, for example, even if the corresponding Y line becomes low level, the key switch 10
There If off, from the power source V cc1 through Puruatsupu resistor R 1 of Puruatsupu resistance group 8, Puruatsupu resistance Puruatsupu resistor group 9 from the power supply V cc2 R 2 and bidirectional bus transceiver 6
Since the electric power is supplied to the X line of the touch panel 1 via each of them, the X line instantly rises to a high level.

なお、この時間は、プルアツプ抵抗群8,9の各プルアツ
プ抵抗の抵抗値が小さいほど短くなる。すなわち、電源
Vcc1,Vcc2から供給される電流が多くなるので、それだ
け対応するラインの浮遊容量のチヤージに要する時間が
短縮されて、ローレベル“L"からハイレベル“H"に立ち
上がるまでの時間を短縮することが可能となる。
Note that this time becomes shorter as the resistance value of each pull-up resistor of the pull-up resistor groups 8 and 9 becomes smaller. Ie power
Since current supplied from the V cc1, V cc2 is increased, which reduces the time it takes to much of the stray capacitance of the corresponding line Chiyaji, shorten the time from the low level "L" to rise to high level "H" It becomes possible to do.

例えば、従来この立ち上げに約100μS要していたの
を、約1.8μSに短縮することができ、したがつて、CPU
があるYラインを選択してXラインのデータを読み込ん
でから次のYラインを選択してXラインのデータを読み
込むことができるまでの時間を従来の1/50に短縮するこ
とができ、全スキヤン時間も同様に大幅に短縮できる。
For example, it took about 100 μS to start up in the past, but it can be shortened to about 1.8 μS.
The time from selecting a certain Y line to read the X line data and then selecting the next Y line to read the X line data can be shortened to 1/50 of the conventional time. Sukiyan time can be greatly reduced as well.

CPU7によるX方向のラインのデータ読込みは、双方向バ
スバツフアのデータ伝送方向をデータバス12側からデー
タバス13側に戻してから行うことは勿論である。
It is needless to say that the CPU 7 reads the line data in the X direction after the data transmission direction of the bidirectional bus buffer is returned from the data bus 12 side to the data bus 13 side.

以後、CPU7は、タツチパネル1のY方向の全ラインに対
するスキヤンが終了するまで前述と同様な処理を繰り返
し、そのスキヤンが終了した時点で双方向バストランシ
ーバ6に信号XSELとして“0,0"を出力して、双方向バス
トランシーバ6を出力オープンの状態に戻し、新たにタ
ツチパネル1のキーがタツチされて割り込み信号INTKY
を入力するまでその状態を保持し、その間は他のタスク
を実行することができる。
After that, the CPU 7 repeats the same processing as described above until the scanning for all the lines in the Y direction of the touch panel 1 is completed, and outputs "0,0" as the signal XSEL to the bidirectional bus transceiver 6 when the scanning is completed. Then, the bidirectional bus transceiver 6 is returned to the output open state, and the key of the touch panel 1 is newly touched to generate the interrupt signal INTKY.
It keeps that state until you type, while you can perform other tasks.

〔考案の効果〕[Effect of device]

以上説明したように、この考案によるタツチパネルのキ
ーアドレス検出回路は、CPUがあるY方向のラインを選
択してX方向のラインのデータを読み込んでから、次の
Y方向のラインを選択してX方向のラインのデータを読
み込むことができるまでの時間を従来より大幅に短縮す
ることができ、したがつてY方向の全ラインをスキヤン
して入力された全てのキーアドレスの検出を完了するま
での時間も大幅に短縮することができる。
As described above, the touch panel key address detection circuit according to the present invention selects the Y-direction line in which the CPU is present, reads the X-direction line data, and then selects the next Y-direction line and selects the X-direction line. The time required to read the data of the line in the direction can be significantly shortened compared to the conventional method, and therefore, scanning of all the lines in the Y direction is completed and the detection of all key addresses input is completed. The time can also be greatly reduced.

【図面の簡単な説明】[Brief description of drawings]

第1図はこの考案の一実施例を示すタツチパネルのキー
アドレス検出回路のブロツク図、 第2図はこの実施例の作用説明に供する第1図の一部を
示すブロツク回路図である。 1…タツチパネル、2…バスバツフア 3…バイナリカウンタ、4…デコーダ 5…キーデイテクタ 6…双方向バストランシーバ 7…マイクロコンピユータ(CPU) 8,9…プルアツプ抵抗群 10…キースイツチ 11,12,13…データバス Vcc1,Vcc2…プルアツプ用電源
FIG. 1 is a block diagram of a key address detecting circuit of a touch panel showing an embodiment of the present invention, and FIG. 2 is a block circuit diagram showing a part of FIG. 1 for explaining the operation of this embodiment. 1 ... Touch panel 2 ... Bus buffer 3 ... Binary counter 4 ... Decoder 5 ... Key detector 6 ... Bidirectional bus transceiver 7 ... Micro computer (CPU) 8, 9 ... Pull-up resistor group 10 ... Key switch 11, 12, 13 ... Data bus V cc1, V cc2 ... Puruatsupu for power

Claims (2)

【実用新案登録請求の範囲】[Scope of utility model registration request] 【請求項1】デイジタル式タツチパネルの抵抗膜による
キーマトリツクスのX方向の全てのラインと電源との間
にそれぞれ介挿されて該各ラインをハイレベルに保つプ
ルアツプ抵抗と、アドレスの送出によつて前記キーマト
リツクスのY方向の全てのラインを1ラインずつ順次選
択的にローレベルにして、そのアドレス送出毎に前記X
方向の全ラインのデータを入力してローレベルのライン
を判別するマイクロコンピユータとを備えたタツチパネ
ルのキーアドレス検出回路において、 前記タツチパネルのX方向の全ラインの出力バスと前記
マイクロコンピユータの入力バスとの間に介挿した双方
向バストランシーバと、 この双方向バストランシーバと前記マイクロコンピユー
タとの間で、該マイクロコンピユータの全ての入力ライ
ンと電源との間にそれぞれ介挿されて該各入力ラインを
ハイレベルに保つプルアツプ抵抗と、 前記マイクロコンピユータが送出するアドレスを変更し
た時、前記データを読み込む前に前記双方向バストラン
シーバのデータ伝送方向を短時間だけ前記マイクロコン
ピユータ側からタツチパネル側へ向かう方向に切り換え
る制御回路 とを設けたことを特徴とするタツチパネルのキーアドレ
ス検出回路。
1. A pull-up resistor, which is inserted between all the lines in the X direction of the key matrix by a resistance film of a digital touch panel and a power source, to keep each line at a high level, and an address transmission. Then, all the lines in the Y direction of the key matrix are sequentially set to a low level one line at a time, and the X level is sent every time the address is transmitted.
In a touch panel key address detection circuit including a microcomputer for inputting data of all lines in the direction and discriminating low level lines, an output bus of all lines in the X direction of the touch panel and an input bus of the microcomputer are provided. And a bidirectional bus transceiver inserted between the bidirectional bus transceiver and the microcomputer, and all the input lines of the microcomputer and the power source are respectively inserted to connect the input lines. When the pull-up resistor that keeps high level and the address sent by the microcomputer are changed, the data transmission direction of the bidirectional bus transceiver is changed from the microcomputer computer side to the touch panel side for a short time before reading the data. Having a switching control circuit A touch panel key address detection circuit characterized by:
【請求項2】請求項1記載のタツチパネルのキーアドレ
ス検出回路において、前記制御回路が、前記マイクロコ
ンピユータが前記タツチパネルのX方向のラインのいず
れかがローレベルであることを判別した直後に送出する
アドレスを変更する前にのみ、前記双方向バストランシ
ーバのデータ伝送方向を短時間だけ前記マイクロコンピ
ユータ側からタツチパネル側へ向かう方向に切り換える
回路であることを特徴とするタツチパネルのキーアドレ
ス検出回路。
2. A key address detection circuit for a touch panel according to claim 1, wherein the control circuit sends the signal immediately after the microcomputer determines that one of the lines in the X direction of the touch panel is at a low level. A key address detection circuit for a touch panel, which is a circuit for switching the data transmission direction of the bidirectional bus transceiver from the microcomputer side to the touch panel side only for a short time before changing the address.
JP1989078017U 1989-06-30 1989-06-30 Touch panel key address detection circuit Expired - Lifetime JPH0737145Y2 (en)

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