JPH0738004B2 - レベルインジケータ - Google Patents
レベルインジケータInfo
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- JPH0738004B2 JPH0738004B2 JP60210876A JP21087685A JPH0738004B2 JP H0738004 B2 JPH0738004 B2 JP H0738004B2 JP 60210876 A JP60210876 A JP 60210876A JP 21087685 A JP21087685 A JP 21087685A JP H0738004 B2 JPH0738004 B2 JP H0738004B2
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- signal
- digital
- shift register
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
- G01R19/0007—Frequency selective voltage or current level measuring
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/40—Arrangements for displaying electric variables or waveforms using modulation of a light beam otherwise than by mechanical displacement, e.g. by Kerr effect
- G01R13/404—Arrangements for displaying electric variables or waveforms using modulation of a light beam otherwise than by mechanical displacement, e.g. by Kerr effect for discontinuous display, i.e. display of discrete values
- G01R13/405—Arrangements for displaying electric variables or waveforms using modulation of a light beam otherwise than by mechanical displacement, e.g. by Kerr effect for discontinuous display, i.e. display of discrete values using a plurality of active, i.e. light emitting, e.g. electro-luminescent elements, i.e. bar graphs
- G01R13/406—Arrangements for displaying electric variables or waveforms using modulation of a light beam otherwise than by mechanical displacement, e.g. by Kerr effect for discontinuous display, i.e. display of discrete values using a plurality of active, i.e. light emitting, e.g. electro-luminescent elements, i.e. bar graphs representing measured value by a dot or a single line
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
- Indicating Measured Values (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Analogue/Digital Conversion (AREA)
- Luminescent Compositions (AREA)
- Diaphragms For Electromechanical Transducers (AREA)
Description
【発明の詳細な説明】 本発明は、基準値に関してのアナログ信号の連続的なデ
ィジタルサンプルの値をデシベルで表示するレベルイン
ジケータであって、前記のサンプルは前記の基準値に関
しての論理値を表わす所定数のビットを有する２進コー
ド化ディジタル信号であり、そして、読出し装置と、デ
ィジタル信号が順次に加えられる入力を有し且つ各ディ
ジタル信号に応じて前記の読出し装置にそのデシベル値
を表示させるディジタル信号変換回路とを有するレベル
インジケータに関するものである。
ィジタルサンプルの値をデシベルで表示するレベルイン
ジケータであって、前記のサンプルは前記の基準値に関
しての論理値を表わす所定数のビットを有する２進コー
ド化ディジタル信号であり、そして、読出し装置と、デ
ィジタル信号が順次に加えられる入力を有し且つ各ディ
ジタル信号に応じて前記の読出し装置にそのデシベル値
を表示させるディジタル信号変換回路とを有するレベル
インジケータに関するものである。
ディジタル信号の大きさを表示するこの種のレベルイン
ジケータは、例えばディジタル録音装置の録音レベルの
調整のためやコンパクトディスクのディジタル制御装置
に用いられる。
ジケータは、例えばディジタル録音装置の録音レベルの
調整のためやコンパクトディスクのディジタル制御装置
に用いられる。
このようなレベルインジケータは米国特許明細書第3,95
2,247号より知られている。このレベルインジケータで
は、アナログ信号のサンプルは並列アナログ‐ディジタ
ル変換器に加えられ、アナログ信号がディジタル信号に
変換される。この並列信号は復号装置に加えられ、この
復号装置の出力は、発光ダイオードより成る表示素子の
駆動回路に接続されている。信号の瞬時値と最大値のデ
ィジタルでの比は前記のダイオードに隣接するスケール
より読取ることができる。ディジタル信号の各値に対し
て復号装置が適当な出力に信号を発生し、この信号は更
に駆動回路で処理され、関係のディジタル信号の大きさ
に対応して表示素子の列を駆動する。前記の駆動回路
は、信号の強さの短いピークの表示時間を長引かせる能
力を有し、したがってこれ等のピークはより容易に見分
けられる。
2,247号より知られている。このレベルインジケータで
は、アナログ信号のサンプルは並列アナログ‐ディジタ
ル変換器に加えられ、アナログ信号がディジタル信号に
変換される。この並列信号は復号装置に加えられ、この
復号装置の出力は、発光ダイオードより成る表示素子の
駆動回路に接続されている。信号の瞬時値と最大値のデ
ィジタルでの比は前記のダイオードに隣接するスケール
より読取ることができる。ディジタル信号の各値に対し
て復号装置が適当な出力に信号を発生し、この信号は更
に駆動回路で処理され、関係のディジタル信号の大きさ
に対応して表示素子の列を駆動する。前記の駆動回路
は、信号の強さの短いピークの表示時間を長引かせる能
力を有し、したがってこれ等のピークはより容易に見分
けられる。
この公知のレベルインジケータの欠点は、高い分解能を
有する大きな表示レンジを得るためには多数のレベルを
復号せねばならず、この復号装置は関係の駆動回路と共
に多数の構成要素によってインジケータを複雑にすると
いうことである。別の欠点は、この公知のインジケータ
は全レンジに亘ってデシベル線形読出しを得ることがで
きないということである。
有する大きな表示レンジを得るためには多数のレベルを
復号せねばならず、この復号装置は関係の駆動回路と共
に多数の構成要素によってインジケータを複雑にすると
いうことである。別の欠点は、この公知のインジケータ
は全レンジに亘ってデシベル線形読出しを得ることがで
きないということである。
したがって、本発明の目的は、デシベル線形読出しを有
する簡単なレベルインジケータを得ることにある。本発
明の特徴とするところは、冒頭に記載したタイプのレベ
ルインジケータにおいて、ディジタル信号変換回路は、
（イ）各信号の最上位ビットが最初であるような連続的
なディジタル入力信号を順次に受ける入力を有し、前記
の所定数のビットよりも少ない蓄積容量を有し、更に、
蓄積されたディジタル入力信号の２進値に夫々対応する
ディジタル出力信号を変生する複数の出力を有する第１
シフトレジスタ、（ロ）このシフトレジスタにその時蓄
積されたビットのディジタル値を前記の基準値に減衰す
るための所定のデシベル値の増加分を表わす２進論理値
を求めるように、入ってくる連続的な各ディジタル入力
信号ビットをその時つくられた前記のディジタル出力信
号と組合せるために前記のシフトレジスタに接続された
組合せ論理回路、（ハ）各ディジタル入力信号の連続的
なビットに応じて、つくられた論理信号の連続的な２進
和を求めるために前記の論理回路に接続され、このよう
な各２進和が蓄積されるメモリを有するデジタル加算手
段、（ニ）前記のシフトレジスタに蓄積された２進和
を、前記のシフトレジスタ内に蓄積され且つ前記の基準
値と同じ論理値を有する信号のビットに直ぐ続くディジ
タル信号のビットの数が前記のシフトレジスタの容量に
達する毎に、読出し装置に転送するために前記のメモリ
に接続された読出し−解除回路を有することにある。
する簡単なレベルインジケータを得ることにある。本発
明の特徴とするところは、冒頭に記載したタイプのレベ
ルインジケータにおいて、ディジタル信号変換回路は、
（イ）各信号の最上位ビットが最初であるような連続的
なディジタル入力信号を順次に受ける入力を有し、前記
の所定数のビットよりも少ない蓄積容量を有し、更に、
蓄積されたディジタル入力信号の２進値に夫々対応する
ディジタル出力信号を変生する複数の出力を有する第１
シフトレジスタ、（ロ）このシフトレジスタにその時蓄
積されたビットのディジタル値を前記の基準値に減衰す
るための所定のデシベル値の増加分を表わす２進論理値
を求めるように、入ってくる連続的な各ディジタル入力
信号ビットをその時つくられた前記のディジタル出力信
号と組合せるために前記のシフトレジスタに接続された
組合せ論理回路、（ハ）各ディジタル入力信号の連続的
なビットに応じて、つくられた論理信号の連続的な２進
和を求めるために前記の論理回路に接続され、このよう
な各２進和が蓄積されるメモリを有するデジタル加算手
段、（ニ）前記のシフトレジスタに蓄積された２進和
を、前記のシフトレジスタ内に蓄積され且つ前記の基準
値と同じ論理値を有する信号のビットに直ぐ続くディジ
タル信号のビットの数が前記のシフトレジスタの容量に
達する毎に、読出し装置に転送するために前記のメモリ
に接続された読出し−解除回路を有することにある。
本発明のレベルインジケータにおいては、極性ビット以
外の各ディジタル信号のビットは最上位ビットを初めに
して第１レジスタに順次加えられる。2dBの分解能を有
するレベルインジケータに対してはこのレジスタは例え
ば３−ビットシフトレジスタでよい。信号の極値例えば
最大値に対するビットの論理値と反対の論理値例えば論
理“0"を有するディジタル信号の開始からの各ビット
は：この最大値に対して6dBの減衰を生じる。このよう
な各ビットがレジスタにロードされると、組合せ回路網
は10進数で３の値を有する２進数を発生する。この数
は、0dBである比の最大値に‐2dBを加えるべき回数であ
る。組合せ回路網よりの連続した２進数がその都度加え
られ、結果としての和がメモリに記憶される。信号の最
初の論理“1"の次の３ビットに対しては、組合せ回路網
はこれ等のビットの値に応じて０か１の10進値を有する
２進数を発生し、したがってこれ等のビットは0,−2,−
４または‐6dBをそれ迄得られた結果に加えるべきかど
うかを決める。これ等の３ビットが続けてシフトレジス
タにシフトされると、読出し‐解除回路は、メモリの内
容を読出し装置に転送させる信号を供給する。この読出
し装置はこの場合ディジタル信号の瞬時値と最大値の比
をデシベルで表示する。
外の各ディジタル信号のビットは最上位ビットを初めに
して第１レジスタに順次加えられる。2dBの分解能を有
するレベルインジケータに対してはこのレジスタは例え
ば３−ビットシフトレジスタでよい。信号の極値例えば
最大値に対するビットの論理値と反対の論理値例えば論
理“0"を有するディジタル信号の開始からの各ビット
は：この最大値に対して6dBの減衰を生じる。このよう
な各ビットがレジスタにロードされると、組合せ回路網
は10進数で３の値を有する２進数を発生する。この数
は、0dBである比の最大値に‐2dBを加えるべき回数であ
る。組合せ回路網よりの連続した２進数がその都度加え
られ、結果としての和がメモリに記憶される。信号の最
初の論理“1"の次の３ビットに対しては、組合せ回路網
はこれ等のビットの値に応じて０か１の10進値を有する
２進数を発生し、したがってこれ等のビットは0,−2,−
４または‐6dBをそれ迄得られた結果に加えるべきかど
うかを決める。これ等の３ビットが続けてシフトレジス
タにシフトされると、読出し‐解除回路は、メモリの内
容を読出し装置に転送させる信号を供給する。この読出
し装置はこの場合ディジタル信号の瞬時値と最大値の比
をデシベルで表示する。
本発明の１つの実施態様においては、読出し装置は、複
数の表示素子を有する表示装置と、この表示装置の表示
素子に駆動信号を供給する出力を有する第２シフトレジ
スタと、その２進コード化カウントが第２シフトレジス
タの内容に対応するアップ／ダウンカウンタと、メモリ
内に蓄積された２進和を前記のカウンタのカウントと比
較し、このカウントが前記の２進和よりも大きい間は制
御信号を供給するための比較器と、この比較器により供
給された制御信号に応じて、カウンタのカウントを減少
し且つ第２シフトレジスタの内容を第１の方向に変える
第１周波数の第１クロック信号を供給する第１のクロッ
クと、第１のクロック信号がない時は、第１周波数より
も低い第２周波数の第２クロック信号を供給し、この第
２クロック信号がカウンタのカウントを増加し、第２の
シフトレジスタの内容を第１の方向と反対の第２の方向
の変える第２のクロックとを有する。先行のディジタル
信号よりも大きなディジタル信号に対しては、表示装置
は第１クロックの高い周波数のために迅速に比の新しい
値を表示し、小さなディジタル信号に対しては、表示装
置は、第２クロックの低い周波数のために極く緩りと新
しい値に落ちる。この結果、ピークが長い時間可視状態
に保たれるので、これ等のピークに対して信号をより良
く調整することができる。本発明の別の実施態様によれ
ば、第２クロック信号の周波数を可変にすれば前記のピ
ークの表示時間を調整することができる。
数の表示素子を有する表示装置と、この表示装置の表示
素子に駆動信号を供給する出力を有する第２シフトレジ
スタと、その２進コード化カウントが第２シフトレジス
タの内容に対応するアップ／ダウンカウンタと、メモリ
内に蓄積された２進和を前記のカウンタのカウントと比
較し、このカウントが前記の２進和よりも大きい間は制
御信号を供給するための比較器と、この比較器により供
給された制御信号に応じて、カウンタのカウントを減少
し且つ第２シフトレジスタの内容を第１の方向に変える
第１周波数の第１クロック信号を供給する第１のクロッ
クと、第１のクロック信号がない時は、第１周波数より
も低い第２周波数の第２クロック信号を供給し、この第
２クロック信号がカウンタのカウントを増加し、第２の
シフトレジスタの内容を第１の方向と反対の第２の方向
の変える第２のクロックとを有する。先行のディジタル
信号よりも大きなディジタル信号に対しては、表示装置
は第１クロックの高い周波数のために迅速に比の新しい
値を表示し、小さなディジタル信号に対しては、表示装
置は、第２クロックの低い周波数のために極く緩りと新
しい値に落ちる。この結果、ピークが長い時間可視状態
に保たれるので、これ等のピークに対して信号をより良
く調整することができる。本発明の別の実施態様によれ
ば、第２クロック信号の周波数を可変にすれば前記のピ
ークの表示時間を調整することができる。
信号のピークの表示時間を伸ばすことそれ自体は米国特
許明細書第3,952,247号より知られている。けれども、
そのやり方は本発明のそれとは全く別のものである。
許明細書第3,952,247号より知られている。けれども、
そのやり方は本発明のそれとは全く別のものである。
本発明の別の実施態様では、表示装置の表示素子は発光
ダイオードで、そのアノードは正電圧に接続され、また
そのカソードは第２シフトレジスタの出力に接続され
る。発光ダイオードをシフトレジスタの出力に直接接続
することによって、表示素子を極めて簡単に駆動するこ
とができる。
ダイオードで、そのアノードは正電圧に接続され、また
そのカソードは第２シフトレジスタの出力に接続され
る。発光ダイオードをシフトレジスタの出力に直接接続
することによって、表示素子を極めて簡単に駆動するこ
とができる。
本発明の更に別の実施態様では、読出し装置は、メモリ
内に蓄積された２進和をアナログ信号に変換するディジ
タル‐アナログ変換器と、このディジタル‐アナログ変
換器よりのアナログ信号が加えられるdB線形スケールを
有する可動コイル計器とを有する。
内に蓄積された２進和をアナログ信号に変換するディジ
タル‐アナログ変換器と、このディジタル‐アナログ変
換器よりのアナログ信号が加えられるdB線形スケールを
有する可動コイル計器とを有する。
以下本発明を添付の図面を参照して実施例で更に詳しく
説明する。
説明する。
第１図は本発明のレベルインジケータの基本ダイヤグラ
ムを示す。アナログ信号Viはサンプルホールド回路１に
よってサンプルされ、この後このサンプルはアナログ‐
ディジタル変換器２によりディジタル信号に変換され、
このディジタル信号は次いで整流され、ディジタル整流
器３内でそれ等の極性ビットがクリヤされる。整流され
た信号はレベルインジケータの入力４に順次加えられ
る。このインジケータは、この実施例では直列に配され
且つ夫々出力QA,QBおよびQCを有する３つのＤフリップ
フロップ11,12および13より成る。これ等のフリップフ
ロップ11,12および13は更にクロック入力Ｃとリセット
入力Ｒも有する。クロックパルスとリセットパルスは制
御装置18より供給される。フリップフロップ13の出力QC
は読出し‐解除回路15の入力に接続されている。前記の
読出し‐解除回路は、この実施例では、そのＫ入力が接
地され更にクロック入力Ｃとリセット入力Ｒを有するJK
フリップフロップ16より成る。フリップフロップ11のＭ
入力とフリップフロップ11,12および13の出力QA,QBおよ
びQCは組合せ回路網20の入力に接続され、この組合せ回
路網の出力B1とB0は加算器30の入力31と32に接続されて
いる。この加算器30は、入力31と32の数Ｂ＝B1B0をメモ
リ40より得た数Ａに加え、この加算の結果Ａ′＝Ａ＋Ｂ
を出力34を経てメモリ40に加える。このメモリ40は、例
えば並列の多数のフリップフロップ回路より成るもので
よい。前記のメモリ40は、クロック入力Ｃとリセット入
力Ｒのほかに、読出し‐解除回路15の出力QDに接続され
た入力41を有する。若し信号がこの入力41に現れると、
メモリ40の内容は、駆動回路51と表示装置52を有する読
出し装置50に転送される。
ムを示す。アナログ信号Viはサンプルホールド回路１に
よってサンプルされ、この後このサンプルはアナログ‐
ディジタル変換器２によりディジタル信号に変換され、
このディジタル信号は次いで整流され、ディジタル整流
器３内でそれ等の極性ビットがクリヤされる。整流され
た信号はレベルインジケータの入力４に順次加えられ
る。このインジケータは、この実施例では直列に配され
且つ夫々出力QA,QBおよびQCを有する３つのＤフリップ
フロップ11,12および13より成る。これ等のフリップフ
ロップ11,12および13は更にクロック入力Ｃとリセット
入力Ｒも有する。クロックパルスとリセットパルスは制
御装置18より供給される。フリップフロップ13の出力QC
は読出し‐解除回路15の入力に接続されている。前記の
読出し‐解除回路は、この実施例では、そのＫ入力が接
地され更にクロック入力Ｃとリセット入力Ｒを有するJK
フリップフロップ16より成る。フリップフロップ11のＭ
入力とフリップフロップ11,12および13の出力QA,QBおよ
びQCは組合せ回路網20の入力に接続され、この組合せ回
路網の出力B1とB0は加算器30の入力31と32に接続されて
いる。この加算器30は、入力31と32の数Ｂ＝B1B0をメモ
リ40より得た数Ａに加え、この加算の結果Ａ′＝Ａ＋Ｂ
を出力34を経てメモリ40に加える。このメモリ40は、例
えば並列の多数のフリップフロップ回路より成るもので
よい。前記のメモリ40は、クロック入力Ｃとリセット入
力Ｒのほかに、読出し‐解除回路15の出力QDに接続され
た入力41を有する。若し信号がこの入力41に現れると、
メモリ40の内容は、駆動回路51と表示装置52を有する読
出し装置50に転送される。
このレベルインジケータを、その大きさが70dBレンジに
おいて2dBの分解能で示される15ビット整流ディジタル
信号に対して説明する。すべてのビットは信号の最大値
に対して論理“1"を有し、論理“1"の最初のビットに先
行する論理“0"の各ビットは最大値に対して6dBの減衰
を表すものとする。最初の論理“1"のビットに続く３ビ
ットは、既に得られた結果に0,-2,-4または‐6dBを加え
るか否かを決定する。第２図の表は多数のディジタル信
号に対する全減衰をデシベルで示す。これ等信号の上位
の３ビットm14,m13,m12は夫々論理“0"を有し、18dBの
減衰を示す。これ等の信号においてビットm11は常に論
理“1"の最初のビットである。次の３ビットm10,m9およ
びm8の可能な値がこの表に信号によって与えられてい
る。その他のビットの論理値は、計算には使用されない
ので無関係である。最初の論理“1"後の３ビットだけが
計算に用いられるので、幾らかの誤差が生じる。このレ
ベルインジケータに選定された分解能は2dBなので、こ
の誤差は、表示値にそれ程の偏差を生じることはない。
おいて2dBの分解能で示される15ビット整流ディジタル
信号に対して説明する。すべてのビットは信号の最大値
に対して論理“1"を有し、論理“1"の最初のビットに先
行する論理“0"の各ビットは最大値に対して6dBの減衰
を表すものとする。最初の論理“1"のビットに続く３ビ
ットは、既に得られた結果に0,-2,-4または‐6dBを加え
るか否かを決定する。第２図の表は多数のディジタル信
号に対する全減衰をデシベルで示す。これ等信号の上位
の３ビットm14,m13,m12は夫々論理“0"を有し、18dBの
減衰を示す。これ等の信号においてビットm11は常に論
理“1"の最初のビットである。次の３ビットm10,m9およ
びm8の可能な値がこの表に信号によって与えられてい
る。その他のビットの論理値は、計算には使用されない
ので無関係である。最初の論理“1"後の３ビットだけが
計算に用いられるので、幾らかの誤差が生じる。このレ
ベルインジケータに選定された分解能は2dBなので、こ
の誤差は、表示値にそれ程の偏差を生じることはない。
第２図の表の信号のそれぞれに対し、第３図の表はシフ
トレジスタ10の入力および出力M,QA,QBおよびQCにおけ
る値、組合せ回路網20の出力B1,B0における値、および
前記シフトレジスタ10に加えられるディジタル信号の各
ビットに対するメモリ40の内容Ａ′の値を示す。最初の
３ビットの論理“0"で生じるものは最初の信号だけに対
して示される。
トレジスタ10の入力および出力M,QA,QBおよびQCにおけ
る値、組合せ回路網20の出力B1,B0における値、および
前記シフトレジスタ10に加えられるディジタル信号の各
ビットに対するメモリ40の内容Ａ′の値を示す。最初の
３ビットの論理“0"で生じるものは最初の信号だけに対
して示される。
レベルインジケータの入力４に信号が加えられる以前
は、すべてのフリップフロップはそのリセット入力への
信号によってリセットされている。論理“0"の信号の最
初の３ビットをリセット状態と区別するために、この後
者の状態は点で印されている。フリップフロップ11の入
力Ｍの論理値“0"は信号の最大値に対して6dBの減衰を
示すが、これは‐2dBの３ステップに相当する。したが
ってこのビットに対して組合せ回路網20はその出力に10
進数３に相当する値の２進数B1B0＝11を発生する。この
数はメモリ40に記憶される。２番目の論理“0"に対して
は、前記の数B1B0＝11が組合せ回路網20の出力に再び現
れ、この数は、加算器30によってメモリよりの数Ａ＝11
に加えられ、しかる後その和Ａ′＝110がメモリ40に記
憶される。同様のことが３番目の論理“0"に対して生じ
る。論理“1"の次の４ビットに対しては組合せ回路網20
はその都度数B1B0＝00をその出力に発生するので、これ
等の４ビットの後はメモリは依然として数Ａ′＝1001を
有する。したがって、この数は、最大値0dBより2dBを差
引くべき回数を示す。次のビットをシフトレジスタ10に
ロードする次のクロックに基いて、フリップフロップ16
はフリップフロップ13の出力の論理“1"によってセット
され、このため論理“1"の信号が読出し‐解除回路15の
出力QDに現れる。この信号はメモリ40に加えられるの
で、このメモリの内容は読出し装置50に転送される。メ
モリ40よりの数は駆動回路51により処理されて表示装置
52の表示素子の駆動信号を形成し、この信号は、一番上
の表示素子に割当てられた値がメモリ40よりの数に相当
するような表示素子の列を駆動する。列３の他の数に対
しては、連続したビットがシフトレジスタにロードされ
た時に生じるのと同様に駆動することが可能である。
は、すべてのフリップフロップはそのリセット入力への
信号によってリセットされている。論理“0"の信号の最
初の３ビットをリセット状態と区別するために、この後
者の状態は点で印されている。フリップフロップ11の入
力Ｍの論理値“0"は信号の最大値に対して6dBの減衰を
示すが、これは‐2dBの３ステップに相当する。したが
ってこのビットに対して組合せ回路網20はその出力に10
進数３に相当する値の２進数B1B0＝11を発生する。この
数はメモリ40に記憶される。２番目の論理“0"に対して
は、前記の数B1B0＝11が組合せ回路網20の出力に再び現
れ、この数は、加算器30によってメモリよりの数Ａ＝11
に加えられ、しかる後その和Ａ′＝110がメモリ40に記
憶される。同様のことが３番目の論理“0"に対して生じ
る。論理“1"の次の４ビットに対しては組合せ回路網20
はその都度数B1B0＝00をその出力に発生するので、これ
等の４ビットの後はメモリは依然として数Ａ′＝1001を
有する。したがって、この数は、最大値0dBより2dBを差
引くべき回数を示す。次のビットをシフトレジスタ10に
ロードする次のクロックに基いて、フリップフロップ16
はフリップフロップ13の出力の論理“1"によってセット
され、このため論理“1"の信号が読出し‐解除回路15の
出力QDに現れる。この信号はメモリ40に加えられるの
で、このメモリの内容は読出し装置50に転送される。メ
モリ40よりの数は駆動回路51により処理されて表示装置
52の表示素子の駆動信号を形成し、この信号は、一番上
の表示素子に割当てられた値がメモリ40よりの数に相当
するような表示素子の列を駆動する。列３の他の数に対
しては、連続したビットがシフトレジスタにロードされ
た時に生じるのと同様に駆動することが可能である。
第３図から、次の関係が組合せ回路網20の出力の論理信
号B1およびB0と入力および出力M,QA,QB,QCとの間に当嵌
ることがわかる。
号B1およびB0と入力および出力M,QA,QB,QCとの間に当嵌
ることがわかる。
B0＝・Ｂ＋・ＣおよびB1＝・Ａ・Ｂ・
Ｃ これ等の関係の妥当性は、これ等の関係に対して真理値
表をかいてみればわかる。第４図は前記の関係をつくる
ことのできる組合せ回路網の一実施例を示す。数B1は、
信号Ｍをインバータ21内で反転し、この反転信号をフリ
ップフロップ11,12および13の相補出力と共にNANDゲー
ト22に加え、その出力信号をインバータ23で反転するこ
とによってつくられる。B0は、信号QBとQCをNANDゲート
24に加え、その出力信号を前記のインバータ２で反転さ
れた信号Ｍと共にNANDゲート25に加え、その出力を次い
でインバータ26で反転することによってつくられる。こ
の組合せ回路網はその他の多くの方法でも構成できる。
Ｃ これ等の関係の妥当性は、これ等の関係に対して真理値
表をかいてみればわかる。第４図は前記の関係をつくる
ことのできる組合せ回路網の一実施例を示す。数B1は、
信号Ｍをインバータ21内で反転し、この反転信号をフリ
ップフロップ11,12および13の相補出力と共にNANDゲー
ト22に加え、その出力信号をインバータ23で反転するこ
とによってつくられる。B0は、信号QBとQCをNANDゲート
24に加え、その出力信号を前記のインバータ２で反転さ
れた信号Ｍと共にNANDゲート25に加え、その出力を次い
でインバータ26で反転することによってつくられる。こ
の組合せ回路網はその他の多くの方法でも構成できる。
更に、第３図の表から、読出し‐解除回路15がメモリ40
内の内容を読出し装置50に転送させる信号を発生する最
小信号は000 0000 0000 1000であることがわかる。若し
分解能が2dBならば、レベルインジケータのレンジは72d
Bとなるであろう。けれども、‐72dBという値は000 000
0 0000 0110以上の小さな信号にも有効である。もっと
も、この小さな信号に対してはメモリ40は、最早やその
内容を読出し‐解除回路15によってではなく、毎回の新
しい信号に先行するクロックパルスによって転送され
る。したがって実際面からの理由によって、レベルイン
ジケータのレンジは70dBに制限される。このレベルイン
ジケータは15ビット信号以外の信号にも用いることがで
きることに留意され度い。この実施例の構造で2dBの分
解能に対しては、レベルインジケータのレベルは一般に
（6N-26）dBで表され、この場合Ｎはディジタル信号の
ビット数である。このレベルインジケータの分解能は2d
Bに限られるものではない。これと別の分解能を選ぶこ
とも可能で、最小の分解能は第１シフトレジスタのビッ
ト数によって決められる。このビット数はこの実施例の
ように３に限定されるものではなく、ビット数がディジ
タル信号のビット数よりも小さければ任意である。
内の内容を読出し装置50に転送させる信号を発生する最
小信号は000 0000 0000 1000であることがわかる。若し
分解能が2dBならば、レベルインジケータのレンジは72d
Bとなるであろう。けれども、‐72dBという値は000 000
0 0000 0110以上の小さな信号にも有効である。もっと
も、この小さな信号に対してはメモリ40は、最早やその
内容を読出し‐解除回路15によってではなく、毎回の新
しい信号に先行するクロックパルスによって転送され
る。したがって実際面からの理由によって、レベルイン
ジケータのレンジは70dBに制限される。このレベルイン
ジケータは15ビット信号以外の信号にも用いることがで
きることに留意され度い。この実施例の構造で2dBの分
解能に対しては、レベルインジケータのレベルは一般に
（6N-26）dBで表され、この場合Ｎはディジタル信号の
ビット数である。このレベルインジケータの分解能は2d
Bに限られるものではない。これと別の分解能を選ぶこ
とも可能で、最小の分解能は第１シフトレジスタのビッ
ト数によって決められる。このビット数はこの実施例の
ように３に限定されるものではなく、ビット数がディジ
タル信号のビット数よりも小さければ任意である。
前述の実施例のように2dBの分解能を有する70dBレンジ
に対しては、表示装置52の表示素子の数は36であるべき
である。この表示装置は能動表示装置（active display
device）でも或いは受動表示装置（passive display d
evice）でもよい。駆動回路51がメモリ40よりの信号を
表示素子の駆動信号に処理する方法は本発明のレベルイ
ンジケータとは直接関係がなく、したがって、この回路
は多数の他の方法で構成できる。けれども、第５図は、
ディジタル信号の大きさの短いピークを簡単に長時間表
示することのできる読出し装置50を示す。したがって、
ディジタル信号の大きさをより良く観察することがで
き、このため、例えばディジタル信号を発生するアナロ
グ‐ディジタル変換器のもたらすひずみはより少ない。
表示装置はこの場合発光ダイオード53の列を有し、その
アノードは5Vの正の電圧に接続され、そのカソードはシ
フトレジスタ54の出力に接続されている。０から‐74dB
までのスケール目盛りはダイオードに隣接して設けられ
ている。シフトレジスタ54の下端に入力55が設けられ、
この入力は、例えば6MHzの高周波を有するクロックパル
スを供給するクロック56に接続される。各クロックパル
スに対して論理“0"がシフトレジスタ54にロードされ、
その都度能動発光ダイオードの数を１つだけ増させる。
前記のシフトレジスタ54の上端は例えば20Hzの低周波の
パルスを供給するクロック58に接続された入力57を有す
る。このクロックよりの各クロックに対して論理“1"が
シフトレジスタ54にロードされ、このため能動発光ダイ
オード53の数がその都度１つだけ増される。
に対しては、表示装置52の表示素子の数は36であるべき
である。この表示装置は能動表示装置（active display
device）でも或いは受動表示装置（passive display d
evice）でもよい。駆動回路51がメモリ40よりの信号を
表示素子の駆動信号に処理する方法は本発明のレベルイ
ンジケータとは直接関係がなく、したがって、この回路
は多数の他の方法で構成できる。けれども、第５図は、
ディジタル信号の大きさの短いピークを簡単に長時間表
示することのできる読出し装置50を示す。したがって、
ディジタル信号の大きさをより良く観察することがで
き、このため、例えばディジタル信号を発生するアナロ
グ‐ディジタル変換器のもたらすひずみはより少ない。
表示装置はこの場合発光ダイオード53の列を有し、その
アノードは5Vの正の電圧に接続され、そのカソードはシ
フトレジスタ54の出力に接続されている。０から‐74dB
までのスケール目盛りはダイオードに隣接して設けられ
ている。シフトレジスタ54の下端に入力55が設けられ、
この入力は、例えば6MHzの高周波を有するクロックパル
スを供給するクロック56に接続される。各クロックパル
スに対して論理“0"がシフトレジスタ54にロードされ、
その都度能動発光ダイオードの数を１つだけ増させる。
前記のシフトレジスタ54の上端は例えば20Hzの低周波の
パルスを供給するクロック58に接続された入力57を有す
る。このクロックよりの各クロックに対して論理“1"が
シフトレジスタ54にロードされ、このため能動発光ダイ
オード53の数がその都度１つだけ増される。
更に，、読出し装置は比較器59を有し、この比較器は、
メモリ40よりの数Ａ″（第１図参照）をアップ／ダウン
カウンタ60よりの数と比較する。このカウンタ60は、ク
ロック56に接続された入力61とクロック58に接続された
入力62を有する。クロックパルスが入力61に現れるとカ
ウンタのカウントは１だけ減らされ、クロックパルスが
入力62に現れるとこのカウンタのカウントは１だけ増さ
れる。最初のディジタル信号に対し前記のアップ／ダウ
ンカウンタ60は、表示素子の数に等しい２進数にセット
される。メモリ40よりの数がカウンタ60のカウントより
も小さい限りは、前記の比較器59は、クロック56にクロ
ックパルスを供給させる信号を供給する。これ等のパル
スの高周波の結果、列中の附勢発光ダイオードの数が急
速に増加し、同時にカウンタ60のカウントは急速に減少
される。したがって、表示装置は迅速に新しい読みを表
示する。第２のクロック58は、クロック56がクロックパ
ルスを供給する間不作動である。
メモリ40よりの数Ａ″（第１図参照）をアップ／ダウン
カウンタ60よりの数と比較する。このカウンタ60は、ク
ロック56に接続された入力61とクロック58に接続された
入力62を有する。クロックパルスが入力61に現れるとカ
ウンタのカウントは１だけ減らされ、クロックパルスが
入力62に現れるとこのカウンタのカウントは１だけ増さ
れる。最初のディジタル信号に対し前記のアップ／ダウ
ンカウンタ60は、表示素子の数に等しい２進数にセット
される。メモリ40よりの数がカウンタ60のカウントより
も小さい限りは、前記の比較器59は、クロック56にクロ
ックパルスを供給させる信号を供給する。これ等のパル
スの高周波の結果、列中の附勢発光ダイオードの数が急
速に増加し、同時にカウンタ60のカウントは急速に減少
される。したがって、表示装置は迅速に新しい読みを表
示する。第２のクロック58は、クロック56がクロックパ
ルスを供給する間不作動である。
若し以後のディジタル信号が減少し、したがってメモリ
40内の数がカウンタ60よりも大きいと、列中の附勢発光
ダイオードの数は、第２のクロック58よりのクロックパ
ルスの周波数の結果、緩りと減少する。これ等のクロッ
クパルスは、同時に：メモリ40よりの数がカウントより
も再び小さくなってクロック56が再始動される迄カウン
タ60のカウントを減少させる。このように短いパルスが
長時間可視状態を保ち、ディジタル信号のより長い調節
を可能にする。クロック58よりのクロックパルスの周波
数が可変ならば、これ等の短いパルスが目に見える時間
を調整することができる。
40内の数がカウンタ60よりも大きいと、列中の附勢発光
ダイオードの数は、第２のクロック58よりのクロックパ
ルスの周波数の結果、緩りと減少する。これ等のクロッ
クパルスは、同時に：メモリ40よりの数がカウントより
も再び小さくなってクロック56が再始動される迄カウン
タ60のカウントを減少させる。このように短いパルスが
長時間可視状態を保ち、ディジタル信号のより長い調節
を可能にする。クロック58よりのクロックパルスの周波
数が可変ならば、これ等の短いパルスが目に見える時間
を調整することができる。
第６図は、第１図に示したレベルインジケータに使用す
る読みし装置50の別の実施例を示す。この読み出し装置
は、メモリ40よりの数Ａ″（第１図参照）をアナログ信
号に変換するディジタル‐アナログ変換器70を有する。
このディジタル‐アナログ変換器70は、70dBのレンジと
2dBの分解能を有するインジケータの例では、６ビットD
/A変換器でよい。前記のアナログ‐ディジタル変換器70
よりのアナログ信号は、アナログ信号の値を示すdB線形
スケールを有する可動コイル計器71に加えられる。
る読みし装置50の別の実施例を示す。この読み出し装置
は、メモリ40よりの数Ａ″（第１図参照）をアナログ信
号に変換するディジタル‐アナログ変換器70を有する。
このディジタル‐アナログ変換器70は、70dBのレンジと
2dBの分解能を有するインジケータの例では、６ビットD
/A変換器でよい。前記のアナログ‐ディジタル変換器70
よりのアナログ信号は、アナログ信号の値を示すdB線形
スケールを有する可動コイル計器71に加えられる。
本発明は以上述べた実施例に限定されるものではない。
本発明の要旨を逸脱しない範囲において種々の変更があ
ることは当業者にとって明らかである。更に、若しディ
ジタル信号がステレオオーディオ信号ならば、レベルイ
ンジケータを同様な第２の表示器と共に作動させること
もできる。
本発明の要旨を逸脱しない範囲において種々の変更があ
ることは当業者にとって明らかである。更に、若しディ
ジタル信号がステレオオーディオ信号ならば、レベルイ
ンジケータを同様な第２の表示器と共に作動させること
もできる。
第１図は本発明のレベル表示器の基本的なブロック回路
図、 第２図および第３図は第１図の回路の動作を説明するた
めの表、 第４図は第１図の回路に使用される組合せ回路網の一実
施例、 第５図は第１図の回路に使用できる読出し装置の一実施
例、 第６図は読出し装置の別の実施例を示す。 １…サンプルホールド回路 ２…アナログ‐ディジタル変換器 ３…ディジタル整流器 10…第１シフトレジスタ 11,12,13…Ｄフリップフロップ 15…読出し‐解除回路 16…JKフリップフロップ 18…制御装置、20…組合せ回路網 21,23,26…インバータ 22,24,25…NANDゲート 30…加算器、40…メモリ 50…読出し装置、51…駆動回路 52…表示装置、53…発光ダイオード 54…第２シフトレジスタ 56,58…クロック、59…比較器 60…アップ／ダウンカウンタ 70…ディジタル‐アナログ変換器
図、 第２図および第３図は第１図の回路の動作を説明するた
めの表、 第４図は第１図の回路に使用される組合せ回路網の一実
施例、 第５図は第１図の回路に使用できる読出し装置の一実施
例、 第６図は読出し装置の別の実施例を示す。 １…サンプルホールド回路 ２…アナログ‐ディジタル変換器 ３…ディジタル整流器 10…第１シフトレジスタ 11,12,13…Ｄフリップフロップ 15…読出し‐解除回路 16…JKフリップフロップ 18…制御装置、20…組合せ回路網 21,23,26…インバータ 22,24,25…NANDゲート 30…加算器、40…メモリ 50…読出し装置、51…駆動回路 52…表示装置、53…発光ダイオード 54…第２シフトレジスタ 56,58…クロック、59…比較器 60…アップ／ダウンカウンタ 70…ディジタル‐アナログ変換器
Claims (7)
- 【請求項１】基準値に関してのアナログ信号の連続的な
ディジタルサンプルの値をデシベルで表示するレベルイ
ンジケータであって、前記のサンプルは前記の基準値に
関しての論理値を表わす所定数のビットを有する２進コ
ード化ディジタル信号であり、そして、読出し装置と、
ディジタル信号が順次に加えられる入力を有し且つ各デ
ィジタル信号に応じて前記の読出し装置にそのデシベル
値を表示させるディジタル信号変換回路とを有するレベ
ルインジケータにおいて、このディジタル信号変換回路
は、 （イ）各信号の最上位ビットが最初であるような連続的
なディジタル入力信号を順次に受ける入力を有し、前記
の所定数のビットよりも少ない蓄積容量を有し、更に、
蓄積されたディジタル入力信号の２進値に夫々対応する
ディジタル出力信号を変生する複数の出力を有する第１
シフトレジスタ、 （ロ）このシフトレジスタにその時蓄積されたビットの
ディジタル値を前記の基準値に減衰するための所定のデ
シベル値の増加分を表わす２進論理値を求めるように、
入ってくる連続的な各ディジタル入力信号ビットをその
時つくられた前記のディジタル出力信号と組合せるため
に前記のシフトレジスタに接続された組合せ論理回路、 （ハ）各ディジタル入力信号の連続的なビットに応じ
て、つくられた論理信号の連続的な２進和を求めるため
に前記の論理回路に接続され、このような各２進和が蓄
積されるメモリを有するデジタル加算手段、 （ニ）前記のシフトレジスタに蓄積された２進和を、前
記のシフトレジスタ内に蓄積され且つ前記の基準値と同
じ論理値を有する信号のビットに直ぐ続くディジタル信
号のビットの数が前記のシフトレジスタの容量に達する
毎に、読出し装置に転送するために前記のメモリに接続
された読出し−解除回路 を有することを特徴とするレベルインジケータ。 - 【請求項２】読出し装置は、多数の表示素子を有する表
示装置と、表示装置の表示素子に駆動信号を供給する出
力を有する第２シフトレジスタと、その２進コード化カ
ウントが第２シフトレジスタの内容に対応するアップ／
ダウンカウンタと、メモリ内に蓄積された２進和を前記
のカウンタのカウントと比較し、このカウントが前記の
２進和よりも大きい間は制御信号を供給するための比較
器と、この比較器により供給された制御信号に応じて、
カウンタのカウントを減少し且つ第２シフトレジスタの
内容を第１の方向に変える第１周波数の第１クロック信
号を供給する第１クロックと、第１クロック信号がない
時は、第１周波数よりも低い第２周波数の第２クロック
信号を供給し、この第２クロック信号がカウンタのカウ
ントを増加し、第２シフトレジスタの内容を第１の方向
と反対の第２の方向の変える第２クロックとを有する特
許請求の範囲第１項記載のレベルインジケータ。 - 【請求項３】第２クロック信号の周波数は可変である特
許請求の範囲第２項記載のレベルインジケータ。 - 【請求項４】表示装置の表示素子は発光ダイオードで、
そのアノードは正電圧に接続されまたそのカソードは第
２シフトレジスタの出力に接続された特許請求の範囲第
２項記載のレベルインジケータ。 - 【請求項５】読出し装置は、メモリ内に蓄積された２進
和をアナログ信号に変換するディジタル−アナログ変換
器と、このディジタル−アナログ変換器よりのアナログ
信号が加えられるdB線形スケールを有する可動コイル計
器とを有する特許請求の範囲第１項記載のレベルインジ
ケータ。 - 【請求項６】読出し−解除回路はフリップフロップを有
し、このフリップフロップの入力は、そこに蓄積された
ディジタル信号ビットの最初のビットに相当する第１シ
フトレジスタの出力に接続された特許請求の範囲第１項
記載のレベルインジケータ。 - 【請求項７】第１シフトレジスタは３ビットの容量を有
し、前記の所定のデシベル値は−２である特許請求の範
囲第１項記載のレベルインジケータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8402918A NL8402918A (nl) | 1984-09-25 | 1984-09-25 | Niveau-indikator. |
| NL8402918 | 1984-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6189562A JPS6189562A (ja) | 1986-05-07 |
| JPH0738004B2 true JPH0738004B2 (ja) | 1995-04-26 |
Family
ID=19844510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60210876A Expired - Lifetime JPH0738004B2 (ja) | 1984-09-25 | 1985-09-24 | レベルインジケータ |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US4686459A (ja) |
| EP (1) | EP0178003B1 (ja) |
| JP (1) | JPH0738004B2 (ja) |
| KR (1) | KR930007161B1 (ja) |
| AT (1) | ATE51450T1 (ja) |
| DE (1) | DE3576858D1 (ja) |
| NL (1) | NL8402918A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738002B2 (ja) * | 1986-08-19 | 1995-04-26 | パイオニア株式会社 | デイジタルレベル表示装置 |
| US4920311A (en) * | 1988-10-27 | 1990-04-24 | Robert Bateman | User selection of meter ballistics |
| CN107561330B (zh) * | 2017-10-11 | 2023-12-08 | 绍兴职业技术学院 | 一种多输入源的20级电平指示电路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3569953A (en) * | 1968-03-25 | 1971-03-09 | Sylvania Electric Prod | Wide range analogue to digital converter |
| US3603746A (en) * | 1969-11-24 | 1971-09-07 | Bell Telephone Labor Inc | Measurement of average duty cycle |
| DE2139126B2 (de) * | 1971-08-05 | 1972-10-12 | Wandel U. Goltermann, 7410 Reutlingen | Digital in logarithmischem mass anzeigender spannungsmesser |
| JPS5719436B2 (ja) * | 1973-09-14 | 1982-04-22 | ||
| SU549807A1 (ru) * | 1975-02-28 | 1977-03-05 | Киевский Ордена Трудового Красного Знамени Завод Электронных Вычислительнных И Управляющих Машин | Устройство дл нормализации многоразр дных чисел |
| US4011509A (en) * | 1975-04-14 | 1977-03-08 | Hewlett-Packard Company | Apparatus for relative power measurements in a power meter |
| US4149120A (en) * | 1977-04-06 | 1979-04-10 | Endress & Hauser Gmbh & Co. | Circuit arrangement for linearizing the output signal of a test sensor |
| US4113997A (en) * | 1977-07-12 | 1978-09-12 | Communications Satellite, Corporation | Analog to digital signal of logarithmic format converter and analog to pseudo-rms value converter and echo canceller utilizing same |
| US4165508A (en) * | 1978-02-28 | 1979-08-21 | Beckman Instruments, Inc. | Method and apparatus for detecting a peak value of an analog signal |
| US4190825A (en) * | 1978-12-20 | 1980-02-26 | General Electric Company | Logarithmic analog-to-digital converter |
| SU901932A1 (ru) * | 1980-06-13 | 1982-01-30 | Львовский Ордена Ленина Политехнический Институт | Устройство дл определени отношени и логарифма отношени двух частот |
-
1984
- 1984-09-25 NL NL8402918A patent/NL8402918A/nl not_active Application Discontinuation
-
1985
- 1985-09-16 US US06/776,729 patent/US4686459A/en not_active Expired - Fee Related
- 1985-09-18 EP EP85201495A patent/EP0178003B1/en not_active Expired - Lifetime
- 1985-09-18 DE DE8585201495T patent/DE3576858D1/de not_active Expired - Lifetime
- 1985-09-18 AT AT85201495T patent/ATE51450T1/de not_active IP Right Cessation
- 1985-09-21 KR KR1019850006919A patent/KR930007161B1/ko not_active Expired - Fee Related
- 1985-09-24 JP JP60210876A patent/JPH0738004B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR930007161B1 (ko) | 1993-07-31 |
| DE3576858D1 (de) | 1990-05-03 |
| NL8402918A (nl) | 1986-04-16 |
| ATE51450T1 (de) | 1990-04-15 |
| US4686459A (en) | 1987-08-11 |
| EP0178003B1 (en) | 1990-03-28 |
| KR860002713A (ko) | 1986-04-28 |
| EP0178003A1 (en) | 1986-04-16 |
| JPS6189562A (ja) | 1986-05-07 |
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