JPH0738093A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0738093A JPH0738093A JP15827893A JP15827893A JPH0738093A JP H0738093 A JPH0738093 A JP H0738093A JP 15827893 A JP15827893 A JP 15827893A JP 15827893 A JP15827893 A JP 15827893A JP H0738093 A JPH0738093 A JP H0738093A
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- insulating film
- transistor
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- transistors
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- 230000009467 reduction Effects 0.000 abstract 1
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- 239000000758 substrate Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】ゲート電極側壁絶縁膜を選択的に除去すること
により、段差軽減による上層の加工精度の向上、及びト
ランジスタの電流能力増加による回路動作の高速化を目
的とする。 【構成】ゲート電極側壁絶縁膜６ａを選択的に除去する
ことにより、段差を軽減し、上層の加工精度を向上させ
る。また同一チップ上に電流能力の違うトランジスタを
形成し、微細化に対応した高速化を実現する。
により、段差軽減による上層の加工精度の向上、及びト
ランジスタの電流能力増加による回路動作の高速化を目
的とする。 【構成】ゲート電極側壁絶縁膜６ａを選択的に除去する
ことにより、段差を軽減し、上層の加工精度を向上させ
る。また同一チップ上に電流能力の違うトランジスタを
形成し、微細化に対応した高速化を実現する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にＬＤＤ構造のトランジスタを有する半
導体装置のトランジスタのゲート電極側壁絶縁膜に関す
るものである。
方法に関し、特にＬＤＤ構造のトランジスタを有する半
導体装置のトランジスタのゲート電極側壁絶縁膜に関す
るものである。
【０００２】
【従来の技術】従来の半導体装置の製造工程の断面図を
図２に示す。はじめに、素子分離領域となるシリコン酸
化膜２及びトランジスタのゲート電極３を形成したの
ち、このゲート電極３をマスクにイオン注入５により基
板と逆型の濃度の薄い拡散層領域４を形成する。次に上
層に絶縁膜６を成長させ異方性エッチングによりゲート
電極３の側面に側壁絶縁膜６ａを形成し、ゲート電極３
及び側壁絶縁膜６ａをマスクにイオン注入８により、ソ
ース及びドレイン領域となる基板と逆型の濃度の濃い拡
散層領域７を形成する。
図２に示す。はじめに、素子分離領域となるシリコン酸
化膜２及びトランジスタのゲート電極３を形成したの
ち、このゲート電極３をマスクにイオン注入５により基
板と逆型の濃度の薄い拡散層領域４を形成する。次に上
層に絶縁膜６を成長させ異方性エッチングによりゲート
電極３の側面に側壁絶縁膜６ａを形成し、ゲート電極３
及び側壁絶縁膜６ａをマスクにイオン注入８により、ソ
ース及びドレイン領域となる基板と逆型の濃度の濃い拡
散層領域７を形成する。
【０００３】
【発明が解決しようとする課題】微細化及び多層配線化
が進むにつれて、下層の段差が上層の加工精度に与える
影響は大きくなってきており、図２に示すように、シリ
コン酸化膜２の端部上にゲート電極３を形成した場合、
シリコン酸化膜２の段差部のゲート電極側壁絶縁膜６ａ
の段差が大きく、上層の加工精度を低下させ、歩留まり
が低下するという問題点があった。
が進むにつれて、下層の段差が上層の加工精度に与える
影響は大きくなってきており、図２に示すように、シリ
コン酸化膜２の端部上にゲート電極３を形成した場合、
シリコン酸化膜２の段差部のゲート電極側壁絶縁膜６ａ
の段差が大きく、上層の加工精度を低下させ、歩留まり
が低下するという問題点があった。
【０００４】また高速化に対応するためには、電流能力
の大きなトランジスタが必要であり、かつ微細化にも対
応するため同一チップ上に目的にあった電流能力のトラ
ンジスタを使い分けることが望まれるが、従来の技術で
はトランジスタが一様に同じ構造をしているため、部分
的なトランジスタの電流能力の増加が困難であるという
問題点があった。
の大きなトランジスタが必要であり、かつ微細化にも対
応するため同一チップ上に目的にあった電流能力のトラ
ンジスタを使い分けることが望まれるが、従来の技術で
はトランジスタが一様に同じ構造をしているため、部分
的なトランジスタの電流能力の増加が困難であるという
問題点があった。
【０００５】本発明の目的は、従来の欠点を除去し、段
差を軽減し上層の加工精度を向上することができ、また
電流能力の異なるトランジスタを同一チップ上に形成
し、微細化に対応した高速化が実現できる半導体装置及
びその製造方法を提供することにある。
差を軽減し上層の加工精度を向上することができ、また
電流能力の異なるトランジスタを同一チップ上に形成
し、微細化に対応した高速化が実現できる半導体装置及
びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の第１の発明の半
導体装置は、ゲート電極の側壁に絶縁膜を備えＬＤＤ構
造を有するトランジスタを有する半導体装置において、
片側又は両側の側壁に絶縁膜がない配線や部分的にＬＤ
Ｄ構造でないトランジスタを含むことを特徴として構成
される。
導体装置は、ゲート電極の側壁に絶縁膜を備えＬＤＤ構
造を有するトランジスタを有する半導体装置において、
片側又は両側の側壁に絶縁膜がない配線や部分的にＬＤ
Ｄ構造でないトランジスタを含むことを特徴として構成
される。
【０００７】また、本発明の第２の発明の半導体装置の
製造方法は、ゲート電極を形成した後、該ゲート電極を
マスクとして第１のイオン注入を行い、しかる後ゲート
電極の側壁に絶縁膜を付し、第２のイオン注入を行いＬ
ＤＤ構造のトランジスタを形成する工程を含む半導体装
置の製造方法において、ゲート電極あるいは配線の側壁
に絶縁膜を形成する工程と、前記配線領域あるいはトラ
ンジスタのゲート領域の側壁絶縁膜を選択的に除去する
工程とを有し、片側又は両側の側壁に絶縁膜がない配線
や部分的にＬＤＤ構造でないトランジスタを形成するこ
とを特徴として構成される。
製造方法は、ゲート電極を形成した後、該ゲート電極を
マスクとして第１のイオン注入を行い、しかる後ゲート
電極の側壁に絶縁膜を付し、第２のイオン注入を行いＬ
ＤＤ構造のトランジスタを形成する工程を含む半導体装
置の製造方法において、ゲート電極あるいは配線の側壁
に絶縁膜を形成する工程と、前記配線領域あるいはトラ
ンジスタのゲート領域の側壁絶縁膜を選択的に除去する
工程とを有し、片側又は両側の側壁に絶縁膜がない配線
や部分的にＬＤＤ構造でないトランジスタを形成するこ
とを特徴として構成される。
【０００８】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を説明するために工程順に
示した半導体素子の断面図である。
る。図１は本発明の一実施例を説明するために工程順に
示した半導体素子の断面図である。
【０００９】図１（ａ）に示すように、ゲート電極３の
側壁絶縁膜６ａを形成したのち、段差を厳しくしている
側壁絶縁膜６ａを除く部分を図１（ｂ）に示すように、
フォトレジスト９で覆うようにパターニングする。
側壁絶縁膜６ａを形成したのち、段差を厳しくしている
側壁絶縁膜６ａを除く部分を図１（ｂ）に示すように、
フォトレジスト９で覆うようにパターニングする。
【００１０】次に等方性エッチングにより側壁絶縁膜６
ａを除去し、フォトレジスト９ヲ除去する。その後、図
１（ｃ）に示すように、イオン注入８によりソース及び
ドレイン領域となる基板と逆型の濃度の濃い拡散層領域
７を形成する。
ａを除去し、フォトレジスト９ヲ除去する。その後、図
１（ｃ）に示すように、イオン注入８によりソース及び
ドレイン領域となる基板と逆型の濃度の濃い拡散層領域
７を形成する。
【００１１】図２は本発明の他の実施例を説明するため
に工程順に示した半導体素子の断面図である。図２
（ａ）に示すように、ゲート電極側壁絶縁膜６ａを形成
したのち、図２（ｂ）に示すように、任意のトランジス
タにおいて、トランジスタ全体をフォトレジスト９で覆
うもの、ドレイン領域側のみフォトレジスト９で覆うも
の、及び全く覆わないものを形成するようにパターニン
グする。次に図２（ｃ）に示すように、等方性エッチン
グにより側壁絶縁膜６ａを除去し、フォトレジスト９を
除去する。その後イオン注入８によりソース及びドレイ
ン領域となる基板とその逆型の濃度の濃い拡散層領域７
を形成することにより同一チップ上に基板と逆型の薄い
拡散層領域４をソース及びドレインの両側にもっている
トランジスタ、ドレイン側のみもっているトランジスタ
及び、両側とももっていないトランジスタを任意に形成
することができる。
に工程順に示した半導体素子の断面図である。図２
（ａ）に示すように、ゲート電極側壁絶縁膜６ａを形成
したのち、図２（ｂ）に示すように、任意のトランジス
タにおいて、トランジスタ全体をフォトレジスト９で覆
うもの、ドレイン領域側のみフォトレジスト９で覆うも
の、及び全く覆わないものを形成するようにパターニン
グする。次に図２（ｃ）に示すように、等方性エッチン
グにより側壁絶縁膜６ａを除去し、フォトレジスト９を
除去する。その後イオン注入８によりソース及びドレイ
ン領域となる基板とその逆型の濃度の濃い拡散層領域７
を形成することにより同一チップ上に基板と逆型の薄い
拡散層領域４をソース及びドレインの両側にもっている
トランジスタ、ドレイン側のみもっているトランジスタ
及び、両側とももっていないトランジスタを任意に形成
することができる。
【００１２】
【発明の効果】以上説明したように本発明は、ゲート電
極側壁絶縁膜を選択的に除去することにより、段差の軽
減で上層の加工精度が向上することによる歩留り向上
と、基板と逆型の濃度の薄い拡散層を任意のトランジス
タにのみ形成することで電流能力の異なるトランジスタ
を同一チップ上に形成し、微細化に対応した高速化が実
現できるという結果を有する。
極側壁絶縁膜を選択的に除去することにより、段差の軽
減で上層の加工精度が向上することによる歩留り向上
と、基板と逆型の濃度の薄い拡散層を任意のトランジス
タにのみ形成することで電流能力の異なるトランジスタ
を同一チップ上に形成し、微細化に対応した高速化が実
現できるという結果を有する。
【図１】本発明の一実施例を説明するために工程順に示
した半導体素子の断面図である。
した半導体素子の断面図である。
【図２】本発明の他の実施例を説明するために工程順に
示した半導体素子の断面図である。
示した半導体素子の断面図である。
【図３】従来のＬＤＤ構造のトランジスタを有する半導
体装置及びその製造方法を説明するために工程順に示し
た半導体素子の断面図である。
体装置及びその製造方法を説明するために工程順に示し
た半導体素子の断面図である。
１ 半導体基板 ２ シリコン酸化膜 ３ ゲート電極 ４ 基板と逆型の濃度の薄い拡散層 ５ イオン注入 ６ 絶縁膜 ６ａ ゲート電極側壁絶縁膜 ７ 基板と逆型の濃度の濃い拡散層 ８ イオン注入 ９ フォトレジスト
Claims (2)
- 【請求項１】 ゲート電極の側壁に絶縁膜を備えＬＤＤ
構造を有するトランジスタを有する半導体装置におい
て、片側又は両側の側壁に絶縁膜がない配線や部分的に
ＬＤＤ構造でないトランジスタを含むことを特徴とする
半導体装置。 - 【請求項２】 ゲート電極を形成した後、該ゲート電極
をマスクとして第１のイオン注入を行い、しかる後ゲー
ト電極の側壁に絶縁膜を付し、第２のイオン注入を行い
ＬＤＤ構造のトランジスタを形成する工程を含む半導体
装置の製造方法において、ゲート電極あるいは配線の側
壁に絶縁膜を形成する工程と、前記配線領域あるいはト
ランジスタのゲート領域の側壁絶縁膜を選択的に除去す
る工程とを有し、片側又は両側の側壁に絶縁膜がない配
線や部分的にＬＤＤ構造でないトランジスタを形成する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15827893A JPH0738093A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15827893A JPH0738093A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0738093A true JPH0738093A (ja) | 1995-02-07 |
Family
ID=15668116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15827893A Withdrawn JPH0738093A (ja) | 1993-06-29 | 1993-06-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738093A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339687B1 (en) | 1999-10-22 | 2002-01-15 | Sharp Kabushiki Kaisha | Developing method |
| US6356727B1 (en) | 1999-10-26 | 2002-03-12 | Sharp Kabushiki Kaisha | Image forming apparatus having a specific relationship of the dielectric constant and layer thickness for photoconductor and developer lagers |
-
1993
- 1993-06-29 JP JP15827893A patent/JPH0738093A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6339687B1 (en) | 1999-10-22 | 2002-01-15 | Sharp Kabushiki Kaisha | Developing method |
| US6356727B1 (en) | 1999-10-26 | 2002-03-12 | Sharp Kabushiki Kaisha | Image forming apparatus having a specific relationship of the dielectric constant and layer thickness for photoconductor and developer lagers |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |