JPH01175260A - 絶縁ゲート電界効果トランジスタの製造方法 - Google Patents

絶縁ゲート電界効果トランジスタの製造方法

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JPH01175260A
JPH01175260A JP62333364A JP33336487A JPH01175260A JP H01175260 A JPH01175260 A JP H01175260A JP 62333364 A JP62333364 A JP 62333364A JP 33336487 A JP33336487 A JP 33336487A JP H01175260 A JPH01175260 A JP H01175260A
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JP
Japan
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polysilicon
gate electrode
gate
contact hole
oxide film
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JP62333364A
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Hiroshi Kubota
久保田　大志
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NEC Corp
Original Assignee
NEC Corp
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    • H—ELECTRICITY
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    • Y10S148/053—Field effect transistors fets

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、絶縁ゲート電界効果トランジスタを製造する
方法に関するものである。
〔従来の技術〕
超ＬＳＩに用いられる絶縁ゲート電界効果トランジスタ
のソース・ルイン領域に対するコンタクトは、従来、次
のような製造方法で形成されてきた。従来の製造方法を
第２図に基づいて説明する。
まず、シリコン基板２０１に素子分離酸化膜２０２形成
後、ゲート酸化膜を形成し、ゲートポリシリコン２０３
．２０３’をフォトリソグラフィ技術により形成する（
第２図（ａ））。その後、側壁酸化膜２０４゜２０４′
を形成しく第２図（ｂｌ）、ソース・ドレイン領域とな
る拡散層２０５．２０５’を形成する（第２回（Ｃ））
。層間絶縁膜２０６を堆積した後（第２図（ｄ））、フ
ォトリソグラフィ技術によりコンタクトホールを開口す
る（第２図（ｅ））。最後にアルミ配線２０７゜２０７
　’　、　２０７　”　ヲ行い、ソース・ドレイン領域
に対するコンタクトが形成される（第２図（ｆ））。
〔発明が解決しようとする問題点〕
このような従来技術による絶縁ゲート電界効果トランジ
スタの製造方法では、コンタクトホールとゲートポリシ
リコンの間の距離は、フォトリソグラフィ技術の目合わ
せマージン、層間絶縁膜を。
エツチングしてコンタクトホールを開口するプロセスマ
ージンにより制限されており、絶縁ゲート電界効果トラ
ンジスタの微細化を妨げる大きな要、因となっている。
またアルミ配線を行う際、エツチングされたコンタクト
ホールの大きな段差をアルミが乗り越える必要があり、
絶縁ゲート電界効果トランジスタの微細化が進むと、ア
ルミ断線の問題が生じる。
本発明の目的は、このような問題点を解決し、コンタク
トホールとゲートポリシリコンの間の距離力く目合わせ
マージン、プロセスマージンによって制限されることな
く縮小でき、またコンタクトホールの大きな段差を無く
すことが可能な、大規模集積回路に好適な絶縁ゲート電
界効果トランジスタの製造方法を提供することにある。
〔問題点を解決するための手段〕 本発明の絶縁ゲート電界効果トランジスタの製造方法は
、半導体基板上にゲート電極を形成した後、半導体基板
全面に平坦な絶縁膜を形成する工程と、 一部が前記ゲート電極に、残りの部分が前記半導体基板
に達する開口部を形成した後、前記ゲート電極の側壁に
厚い酸化膜を形成する工程と、不純物を注入してソース
・ドレイン領域を形成する工程と、　。
基板全面に導電膜を堆積する工程と、 前記導電膜を選択研磨し、前記開口部のみに埋め込む工
程とを含むことを特徴とする。
また、本発明の絶縁ゲート電界効果トランジスタの製造
方法は、第１導電型シリコン基板上に、第２導電型絶縁
ゲート電界効果トランジスタを形成する工程において、
高濃度に不純物を添加したポリシリコンゲート電極を形
成した後、シリコン基板全面に平坦な絶縁膜を形成する
工程と、一部が前記ゲート電極に、残りの部分が前記第
１導電型シリコン基板に達する開口部を形成した後、熱
酸化により前記ゲート電極の側壁に厚いシリコン酸化膜
を形成する工程と、第２導電型不純物を注入してソース
・ドレイン領域を形成し、このソース・ドレイン領域上
の薄いシリコン酸化膜を除去し、基板全面にポリシリコ
ンを堆積する工程と、このポリシリコンを選択研磨し、
前記開口部のみに埋め込む工程を含むのが好適である。
〔作用〕
本発明の製造方法によれば、コンタクトホールとゲート
電極の間の距離は、目合わせマージン、プロセスマージ
ンによらず、ゲート電極の側壁に形成した厚い酸化膜に
よって決定される。またコンタクトホールの大きな段差
は、選択研磨によって埋めこまれた導電膜により無くす
ことができる。
〔実施例〕
第１図（ａ）〜（」）は本発明を適用した絶縁ゲート電
界効果トランジスタの製造方法の一実施例を示す模式的
断面図である。
まず、第１導電型シリコン基板１０１に素子分離酸化膜
１０２を形成後、ゲート酸化膜を形成し、高濃度に不純
物を添加したゲートポリシリコン１０３゜１０３′をフ
ォトリソグラフィ技術により形成する（第１図（ａ））
。この際、ゲートポリシリコン１０３は所期のゲートポ
リシリコン長よりも大きく形成しておく。
この後、シリコン基板全面に平坦な層間絶縁膜１０４を
形成する（第１図（ｂ））。
次に、フォトリソグラフィ技術によりソース・ドレイン
領域に対するコンタクトホールのみを開口する（第１図
（Ｃ））。これら開口は、一部がゲートポリシリコン１
０３に、残りの部分がシリコン基板１０１に達するよう
に形成する。
次に、熱酸化によりゲートポリシリコン１０３の側壁に
厚いシリコン酸化膜である側壁酸化膜１０５゜１０５′
を形成するく第１図（ｄ））。
次に、第２導電型不純物を注入してソース・ドレイン領
域となる拡散層１０６．１０６’を形成（第１図（（＋
ｌ）　した後、ゲートポリシリコン１０３′に対するコ
ンタクトホールをフォトリソグラフィ技術により開口す
る（第１図（ｆ））。
次に、拡散層１０６．１０６’上の薄い酸化膜を除去（
第１図（ｇ））　した後、厚い埋め込みポリシリコン１
０７を堆積する（第１図（ｈ））。
次に、厚い埋め込みポリシリコン１０７を選択゛研磨し
、コンタクトホールにのみポリシリコン１０７を残す（
第１図（ｉ））。
最後に、アルミ配線１０８．１０８’、　１０８’を行
い、ソース・ドレイン領域に対するコンタクトを形成す
る（第１図（ｊ））。
〔発明の効果〕
以上詳述したように、この発明の製造方法によれば、コ
ンタクトホールとゲート電極の間の距離は、ゲート電極
の側壁に形成した厚い酸化膜によって決定され、大きく
縮小することができる。またコンタクトホールの大きな
段差は、選択研磨によって埋めこまれた導電膜により無
くすことができ、アルミ配線の断線の問題を解決するこ
とができる。
【図面の簡単な説明】
第１図は本発明を適用した絶縁ゲート電界効果トランジ
スタの製造方法の一実施例を示す模式的断面図、 第２図は、従来法による製造方法の工程を示す模式的断
面図である。 １０１、２０１・・・シリコン基板 １０２、２０２・・・素子分離酸化膜 １０３、１０３　’　、　２０３．２０３　’・・・ゲ
ートポリシリコン １０４、２０６・・・層間絶縁膜 １０５、１０５　’　、　２０４．２０４　’・・・側
壁酸化膜１０６、１０６’　、　２０５．２０５　’・
・・拡散層１０７・・・埋め込みポリシリコン １０８、１０８’　、　１０８″、　２０７．２０７’
　、　２０７“・・・アルミ配線 代理人弁理士　　　岩　　佐　　義　　幸（ａン （ｂ） （Ｃ） 第　１　図　（その１） （ｄ） （ｅン 第　１　１ｍ　　＜その２ン 第　１　図　（その３） （ｉ） 第　１　図　（その４） （ａ） （ｂ） （Ｃ） 第２図　（その１ン ２０６層聞１り（蹟 ２６５２６５′　　　　ゝ２０＋ （ｄ） ２′０５２６５パ２ｏ１ （ｅ） （ｆ） 第　２図　（その２）

Claims (1)

    【特許請求の範囲】
  1. （１）半導体基板上にゲート電極を形成した後、半導体
    基板全面に平坦な絶縁膜を形成する工程と、一部が前記
    ゲート電極に、残りの部分が前記半導体基板に達する開
    口部を形成した後、前記ゲート電極の側壁に厚い酸化膜
    を形成する工程と、不純物を注入してソース・ドレイン
    領域を形成する工程と、 基板全面に導電膜を堆積する工程と、 前記導電膜を選択研磨し、前記開口部のみに埋め込む工
    程とを含むことを特徴とする絶縁ゲート電界効果トラン
    ジスタの製造方法。
JP62333364A 1987-12-29 1987-12-29 絶縁ゲート電界効果トランジスタの製造方法 Pending JPH01175260A (ja)

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