JPH0738433B2 - 抵抗負荷装置 - Google Patents
抵抗負荷装置Info
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- JPH0738433B2 JPH0738433B2 JP61276386A JP27638686A JPH0738433B2 JP H0738433 B2 JPH0738433 B2 JP H0738433B2 JP 61276386 A JP61276386 A JP 61276386A JP 27638686 A JP27638686 A JP 27638686A JP H0738433 B2 JPH0738433 B2 JP H0738433B2
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/40—Resistors
- H10D1/43—Resistors having PN junctions
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は集積回路の製造に関する。更に特定すれば、こ
の発明は集積回路技術の中の抵抗負荷技術の分野に関す
る。
の発明は集積回路技術の中の抵抗負荷技術の分野に関す
る。
従来の技術及び問題点 集積回路を設計する時の共通の目標は、部品の詰込み密
度を高める為に、部品の寸法を縮小することである。多
くの集積回路で、集積回路の特に大きな表面積を占める
１つの部品は抵抗である。第１図は限流装置としての抵
抗６を必要とする従来のNMOSインバータの回路図であ
る。第２図は第１図の回路を普通に集積回路で構成した
場合を示す図である。ドープされていないポリシリコン
抵抗６が回路の適当な抵抗値を作る。N+形末端領域5,7
が抵抗６とオーミツク接触する為の良好な接触点にな
る。電界効果トランジスタ９が普通のMOS電界効果トラ
ンジスタである。抵抗６の長さｌは、適当な抵抗値を持
つ為には、そしてN+形領域5,7からのドーパント・イオ
ンの横方向の拡散と、それによる抵抗の短絡を避ける為
には、或る距離がなければならない。多くの回路では、
長さｌはトランジスタ９の寸法の何倍にもなる。本発明
の目的は、集積回路上で占める表面積がずつと小さい負
荷装置を提供することである。
度を高める為に、部品の寸法を縮小することである。多
くの集積回路で、集積回路の特に大きな表面積を占める
１つの部品は抵抗である。第１図は限流装置としての抵
抗６を必要とする従来のNMOSインバータの回路図であ
る。第２図は第１図の回路を普通に集積回路で構成した
場合を示す図である。ドープされていないポリシリコン
抵抗６が回路の適当な抵抗値を作る。N+形末端領域5,7
が抵抗６とオーミツク接触する為の良好な接触点にな
る。電界効果トランジスタ９が普通のMOS電界効果トラ
ンジスタである。抵抗６の長さｌは、適当な抵抗値を持
つ為には、そしてN+形領域5,7からのドーパント・イオ
ンの横方向の拡散と、それによる抵抗の短絡を避ける為
には、或る距離がなければならない。多くの回路では、
長さｌはトランジスタ９の寸法の何倍にもなる。本発明
の目的は、集積回路上で占める表面積がずつと小さい負
荷装置を提供することである。
問題点を解決する為の手段及び作用 本発明の１実施例は、集積回路内で占める表面積が最小
限である多結晶シリコンの負荷装置を提供する。集積回
路内の著しくドープした接点の表面の上に窒化シリコン
のごく薄い層を形成する。次に、この窒化シリコンの薄
い層の表面に、多結晶シリコンのドープしてない層を形
成する。次に、ドープしてない多結晶シリコン層の表面
に窒化シリコンの薄い層を形成する。最後に、２番目の
窒化シリコンの薄い層の表面に、負荷装置と接触する為
の著しくドープした多結晶シリコン層を形成する。２つ
の窒化シリコン層がごく薄いから、かなり低い閾値レベ
ルで、窒化物層を通るトンネル電流が開始する。トンネ
ル作用が起つた後、負荷装置の主な抵抗素子は、ドープ
されていない多結晶シリコンである。窒化シリコン層が
ドープされていない多結晶シリコン層にドーパントが拡
散するのを防止し、こうしてドープされていない多結晶
シリコンの抵抗特性の完全さを保つ。この方法を用いる
ことにより、現在の写真製版技術を用いて、約１平方ミ
クロンの面積を持つ負荷を作ることが出来る。
限である多結晶シリコンの負荷装置を提供する。集積回
路内の著しくドープした接点の表面の上に窒化シリコン
のごく薄い層を形成する。次に、この窒化シリコンの薄
い層の表面に、多結晶シリコンのドープしてない層を形
成する。次に、ドープしてない多結晶シリコン層の表面
に窒化シリコンの薄い層を形成する。最後に、２番目の
窒化シリコンの薄い層の表面に、負荷装置と接触する為
の著しくドープした多結晶シリコン層を形成する。２つ
の窒化シリコン層がごく薄いから、かなり低い閾値レベ
ルで、窒化物層を通るトンネル電流が開始する。トンネ
ル作用が起つた後、負荷装置の主な抵抗素子は、ドープ
されていない多結晶シリコンである。窒化シリコン層が
ドープされていない多結晶シリコン層にドーパントが拡
散するのを防止し、こうしてドープされていない多結晶
シリコンの抵抗特性の完全さを保つ。この方法を用いる
ことにより、現在の写真製版技術を用いて、約１平方ミ
クロンの面積を持つ負荷を作ることが出来る。
次に本発明を図面について説明する。
実施例 第３図は第１図に示す様な回路列に於ける実施例の動作
を例示する為に、電界効果トランジスタ９を用いて構成
された本発明の１実施例を示す簡略側面図である。電界
効果トランジスタ９が周知の方法を用いて製造される。
約50Åの厚さを持つ薄い窒化シリコン層11を形成するこ
とにより、集積負荷装置10が製造される。窒化シリコン
層11の表面に約1,000Åの厚さを持つドープしてないポ
リシリコン領域12を形成する。領域12がここで説明する
実施例ではドープされていないが、領域12は負荷装置の
所望の特性に対応する様に、任意の所望のドーピング・
レベルにドープすることが出来る。ドープしてない多結
晶シリコン層12の表面に約50Åの厚さを持つ窒化シリコ
ン層13を形成する。窒化シリコン層13の表面にN+形にド
ープした多結晶シリコン層14を形成する。N+形多結晶シ
リコン層14は、集積回路内の他の装置に対する良好なオ
ーミツク接点が出来る様にする。
を例示する為に、電界効果トランジスタ９を用いて構成
された本発明の１実施例を示す簡略側面図である。電界
効果トランジスタ９が周知の方法を用いて製造される。
約50Åの厚さを持つ薄い窒化シリコン層11を形成するこ
とにより、集積負荷装置10が製造される。窒化シリコン
層11の表面に約1,000Åの厚さを持つドープしてないポ
リシリコン領域12を形成する。領域12がここで説明する
実施例ではドープされていないが、領域12は負荷装置の
所望の特性に対応する様に、任意の所望のドーピング・
レベルにドープすることが出来る。ドープしてない多結
晶シリコン層12の表面に約50Åの厚さを持つ窒化シリコ
ン層13を形成する。窒化シリコン層13の表面にN+形にド
ープした多結晶シリコン層14を形成する。N+形多結晶シ
リコン層14は、集積回路内の他の装置に対する良好なオ
ーミツク接点が出来る様にする。
負荷10は、窒化シリコン層11,13を通るトンネル電流の
原理と、或る電圧レベルより低い所での比較的指数関数
形の抵抗値としての多結晶シリコン層12の挙動に基づい
て作用する。窒化シリコン層がごく薄いと、或る閾値電
圧より高い電圧により、トンネル作用により、電流が大
幅に増加する。ジヤーナル・オブ・アプライド・フイジ
イツクス誌、1969年６月号所載のS.M.スゼーの論文「窒
化シリコン・フイルムの電流輸送と最大絶縁耐力」を参
照されたい。厚さ約50Åの窒化シリコン層をデポジツト
した場合、この閾値電圧レベルは約２ボルトである。窒
化シリコン層を通る電流の長期的な影響により、この閾
値レベルが下がり、この為、負荷装置10の様な従来の負
荷装置は幾分多い電流を流す。窒化シリコン層11,13が
トンネル作用を開始する時、多結晶シリコン層12が支配
的なインピーダンスとなり、負荷装置に印加された電圧
の残りが、それにわたつて分布する様なインピーダンス
となる。約５ボルトの電圧で、この明細書に記載する様
に構成した時の負荷装置10の様な負荷装置には、約１ピ
コアンペアの電流が流れる。
原理と、或る電圧レベルより低い所での比較的指数関数
形の抵抗値としての多結晶シリコン層12の挙動に基づい
て作用する。窒化シリコン層がごく薄いと、或る閾値電
圧より高い電圧により、トンネル作用により、電流が大
幅に増加する。ジヤーナル・オブ・アプライド・フイジ
イツクス誌、1969年６月号所載のS.M.スゼーの論文「窒
化シリコン・フイルムの電流輸送と最大絶縁耐力」を参
照されたい。厚さ約50Åの窒化シリコン層をデポジツト
した場合、この閾値電圧レベルは約２ボルトである。窒
化シリコン層を通る電流の長期的な影響により、この閾
値レベルが下がり、この為、負荷装置10の様な従来の負
荷装置は幾分多い電流を流す。窒化シリコン層11,13が
トンネル作用を開始する時、多結晶シリコン層12が支配
的なインピーダンスとなり、負荷装置に印加された電圧
の残りが、それにわたつて分布する様なインピーダンス
となる。約５ボルトの電圧で、この明細書に記載する様
に構成した時の負荷装置10の様な負荷装置には、約１ピ
コアンペアの電流が流れる。
負荷装置10の構造は第4A図乃至第4E図について説明する
処理工程を用いて製造される。第4A図は簡略側面図であ
り、この発明の１実施例を製造する最初の処理工程を示
す。周知の方法を用いて、フイールド酸化物領域20が形
成される。イオン打込み又は拡散ドーピング方法の何れ
かを用いて、基板１内にN++領域2A,3Aが形成される。
処理工程を用いて製造される。第4A図は簡略側面図であ
り、この発明の１実施例を製造する最初の処理工程を示
す。周知の方法を用いて、フイールド酸化物領域20が形
成される。イオン打込み又は拡散ドーピング方法の何れ
かを用いて、基板１内にN++領域2A,3Aが形成される。
第4B図に示す様に、周知の方法を用いて、基板１の表面
に窒化シリコン層11、ドープしてない多結晶シリコン層
12及び窒化シリコン層13を形成する。窒化シリコン層11
の厚さは約50Åであり、例えば化学反応気相成長によつ
て形成される。ドープしてない多結晶シリコン層12の厚
さは約1,000Åであり、例えば化学反応気相成長によつ
て形成される。窒化シリコン層13の厚さは約50Åであ
り、例えば化学反応気相成長によつて形成される。この
後、層11,12,13のパターンを定め、第4C図に示す様に、
周知のウエツト又はドライ形エツチング方法を用いてエ
ツチする。例えばプラズマ・エツチングを使うことが出
来る。次に第4C図の構造を、約1,000℃で約30分間、酸
素雰囲気内での熱酸化にかけ、第4D図に示す様に、２酸
化シリコン層15を形成する。次に第4D図に示す様に、化
学反応気相成長方法を用いて、２酸化シリコン層15及び
窒化シリコン層13の表面にN+形にドープした多結晶シリ
コン層14を形成する。この後、普通の写真製版方法を用
いて層11乃至15のパターンを定め、ウエツト又はドライ
形エツチング方法を用いてエツチして、第4E図に示す構
造を形成する。例えば、プラズマ・エツチングを使うこ
とが出来る。その後、N+形領域2B及び3Bを基板１に打込
んで、第３図に示す構造を形成する。
に窒化シリコン層11、ドープしてない多結晶シリコン層
12及び窒化シリコン層13を形成する。窒化シリコン層11
の厚さは約50Åであり、例えば化学反応気相成長によつ
て形成される。ドープしてない多結晶シリコン層12の厚
さは約1,000Åであり、例えば化学反応気相成長によつ
て形成される。窒化シリコン層13の厚さは約50Åであ
り、例えば化学反応気相成長によつて形成される。この
後、層11,12,13のパターンを定め、第4C図に示す様に、
周知のウエツト又はドライ形エツチング方法を用いてエ
ツチする。例えばプラズマ・エツチングを使うことが出
来る。次に第4C図の構造を、約1,000℃で約30分間、酸
素雰囲気内での熱酸化にかけ、第4D図に示す様に、２酸
化シリコン層15を形成する。次に第4D図に示す様に、化
学反応気相成長方法を用いて、２酸化シリコン層15及び
窒化シリコン層13の表面にN+形にドープした多結晶シリ
コン層14を形成する。この後、普通の写真製版方法を用
いて層11乃至15のパターンを定め、ウエツト又はドライ
形エツチング方法を用いてエツチして、第4E図に示す構
造を形成する。例えば、プラズマ・エツチングを使うこ
とが出来る。その後、N+形領域2B及び3Bを基板１に打込
んで、第３図に示す構造を形成する。
第5A図及び第5B図は、第３図について説明した様な負荷
装置を用いた静止形ランダムアクセス・メモリ・セルの
回路図並びに平面図である。第5B図の平面図に示すSRAM
セルの配置では、特徴の最小寸法が１ミクロンである様
なパターニング・プロセスを用いると、セルが占める面
積は約72平方ミクロンである。これに較べて、従来の負
荷装置では、セル寸法が約100平方ミクロンである。
装置を用いた静止形ランダムアクセス・メモリ・セルの
回路図並びに平面図である。第5B図の平面図に示すSRAM
セルの配置では、特徴の最小寸法が１ミクロンである様
なパターニング・プロセスを用いると、セルが占める面
積は約72平方ミクロンである。これに較べて、従来の負
荷装置では、セル寸法が約100平方ミクロンである。
以上本発明の特定の実施例を説明したが、これを本発明
の範囲を制約するものと解してはならない。当業者に
は、本発明について以上述べた所から、本発明のこの他
の実施例が容易に考えられよう。本発明の範囲は特許請
求の範囲のみによつて限定されるものである。
の範囲を制約するものと解してはならない。当業者に
は、本発明について以上述べた所から、本発明のこの他
の実施例が容易に考えられよう。本発明の範囲は特許請
求の範囲のみによつて限定されるものである。
本発明は従来限流の為に使われた普通の抵抗よりも、占
める面積がずつと小さい限流用の負荷装置を提供した。
本発明の別の実施例として、従来のSRAMセルよりも占め
る表面積がずつと小さいSRAMセルも説明した。
める面積がずつと小さい限流用の負荷装置を提供した。
本発明の別の実施例として、従来のSRAMセルよりも占め
る表面積がずつと小さいSRAMセルも説明した。
以上の説明に関連して更に下記の項を開示する。
（１）電子のトンネル作用を生ずることが出来る絶縁材
料の第１層と、該絶縁材料の第１層に重なる抵抗材料の
層と、該抵抗材料の層に重なる前記絶縁材料の第２層と
を有し、前記絶縁材料の第１層のトンネル作用の閾値よ
り高い電圧で、前記抵抗材料の層の抵抗値が前記絶縁材
料の層の抵抗値に対して支配的になる様にした抵抗負荷
装置。
料の第１層と、該絶縁材料の第１層に重なる抵抗材料の
層と、該抵抗材料の層に重なる前記絶縁材料の第２層と
を有し、前記絶縁材料の第１層のトンネル作用の閾値よ
り高い電圧で、前記抵抗材料の層の抵抗値が前記絶縁材
料の層の抵抗値に対して支配的になる様にした抵抗負荷
装置。
（２）第（１）項に記載した抵抗負荷装置に於て、絶縁
材料の第１層及び第２層が窒化シリコンで構成される抵
抗負荷装置。
材料の第１層及び第２層が窒化シリコンで構成される抵
抗負荷装置。
（３）第（１）項に記載した抵抗負荷装置に於て、前記
抵抗材料が多結晶シリコンである抵抗負荷装置。
抵抗材料が多結晶シリコンである抵抗負荷装置。
（４）負荷装置の一方の端子として作用する導電材料の
第１層と、該導電材料の第１層に直接的に重なつてい
て、電子のトンネル作用を生ずることが出来る絶縁材料
の第１層と、該第１の絶縁層に重なる抵抗材料の層と、
該抵抗材料に重なる絶縁材料の第２層と、絶縁材料の前
記第２層に重なつていて、抵抗負荷装置の別の端子とし
て作用する様に接続された導電材料の第２層とを有し、
前記絶縁材料の第１層のトンネル作用の閾値より高い電
圧では、前記抵抗材料の層の抵抗値が前記絶縁材料の層
の抵抗値に対して支配的になる抵抗負荷装置。
第１層と、該導電材料の第１層に直接的に重なつてい
て、電子のトンネル作用を生ずることが出来る絶縁材料
の第１層と、該第１の絶縁層に重なる抵抗材料の層と、
該抵抗材料に重なる絶縁材料の第２層と、絶縁材料の前
記第２層に重なつていて、抵抗負荷装置の別の端子とし
て作用する様に接続された導電材料の第２層とを有し、
前記絶縁材料の第１層のトンネル作用の閾値より高い電
圧では、前記抵抗材料の層の抵抗値が前記絶縁材料の層
の抵抗値に対して支配的になる抵抗負荷装置。
（５）第（４）項に記載した抵抗負荷装置に於て、前記
絶縁材料の第１層及び第２層が窒化シリコンで構成され
る抵抗負荷装置。
絶縁材料の第１層及び第２層が窒化シリコンで構成され
る抵抗負荷装置。
（６）電子のトンネル作用を生ずることが出来る絶縁材
料の第１層と、該第１の絶縁層に隣接して形成された抵
抗材料の層と、前記絶縁材料の第１層とは反対側で、前
記抵抗材料に隣接して形成された絶縁材料の第２層と、
前記第１層に接続された第１の端子と、前記第２層に接
続された第２の端子とを有し、前記絶縁材料の第１層の
トンネル作用の閾値より高い電圧では、前記抵抗材料の
層の抵抗値が前記絶縁材料の層の抵抗値に対して支配的
になる抵抗負荷装置。
料の第１層と、該第１の絶縁層に隣接して形成された抵
抗材料の層と、前記絶縁材料の第１層とは反対側で、前
記抵抗材料に隣接して形成された絶縁材料の第２層と、
前記第１層に接続された第１の端子と、前記第２層に接
続された第２の端子とを有し、前記絶縁材料の第１層の
トンネル作用の閾値より高い電圧では、前記抵抗材料の
層の抵抗値が前記絶縁材料の層の抵抗値に対して支配的
になる抵抗負荷装置。
（７）電子のトンネル作用を生ずることが出来る絶縁材
料の第１層と、該第１の絶縁層に隣接して形成された抵
抗材料の層と、前記絶縁材料の第１層とは反対側で前記
抵抗材料に隣接して形成された前記絶縁材料の第２層
と、前記抵抗材料とは反対側に配置されて前記第１層に
接続された第１の端子と、前記抵抗材料とは反対側に配
置されて前記第２層に接続された第２の端子とを有し、
前記絶縁材料の第１層のトンネル作用の閾値より高い電
圧では、前記抵抗材料の層の抵抗値が前記絶縁材料の層
の抵抗値に対して支配的になる抵抗負荷装置。
料の第１層と、該第１の絶縁層に隣接して形成された抵
抗材料の層と、前記絶縁材料の第１層とは反対側で前記
抵抗材料に隣接して形成された前記絶縁材料の第２層
と、前記抵抗材料とは反対側に配置されて前記第１層に
接続された第１の端子と、前記抵抗材料とは反対側に配
置されて前記第２層に接続された第２の端子とを有し、
前記絶縁材料の第１層のトンネル作用の閾値より高い電
圧では、前記抵抗材料の層の抵抗値が前記絶縁材料の層
の抵抗値に対して支配的になる抵抗負荷装置。
（８）第（７）項に記載した抵抗負荷装置に於て、前記
絶縁材料が窒化シリコンである抵抗負荷装置。
絶縁材料が窒化シリコンである抵抗負荷装置。
（９）第（７）項に記載した抵抗負荷装置に於て、前記
抵抗材料が多結晶シリコンである抵抗負荷装置。
抵抗材料が多結晶シリコンである抵抗負荷装置。
（10）電子のトンネル作用を生ずることが出来る絶縁材
料の第１層と、該第１の絶縁層に隣接して形成された抵
抗材料の層と、前記絶縁材料の第１層とは反対側に配置
されて前記抵抗材料に隣接して形成された前記絶縁材料
の第２層と、前記抵抗材料とは反対側に配置されて前記
第１層に接続された第１の端子と、前記抵抗材料とは反
対側に配置されて前記第２層に接続された第２の端子と
を有し、前記絶縁材料の第１層のトンネル作用の閾値よ
り高い電圧では、前記抵抗材料の層の抵抗値が前記絶縁
材料の層の抵抗値に対して支配的になる抵抗負荷装置を
持つ集積回路。
料の第１層と、該第１の絶縁層に隣接して形成された抵
抗材料の層と、前記絶縁材料の第１層とは反対側に配置
されて前記抵抗材料に隣接して形成された前記絶縁材料
の第２層と、前記抵抗材料とは反対側に配置されて前記
第１層に接続された第１の端子と、前記抵抗材料とは反
対側に配置されて前記第２層に接続された第２の端子と
を有し、前記絶縁材料の第１層のトンネル作用の閾値よ
り高い電圧では、前記抵抗材料の層の抵抗値が前記絶縁
材料の層の抵抗値に対して支配的になる抵抗負荷装置を
持つ集積回路。
（11）第（10）項に記載した集積回路に於て、前記絶縁
材料が窒化シリコンである集積回路。
材料が窒化シリコンである集積回路。
（12）第（10）項に記載した集積回路に於て、前記抵抗
材料が多結晶シリコンである集積回路。
材料が多結晶シリコンである集積回路。
（13）窒化シリコンの第１層と、該第１の絶縁層に隣接
して形成された多結晶シリコン層と、前記絶縁材料の第
１層とは反対側に配置されて前記多結晶シリコンに隣接
する前記窒化シリコンの第２層と、前記多結晶シリコン
層とは反対側に配置されて前記第１層に接続された第１
の端子と、前記多結晶シリコン層とは反対側に配置され
て前記第２層に接続された第２の端子とを有し、前記絶
縁材料の第１層のトンネル作用の閾値より高い電圧で
は、前記抵抗材料の層の抵抗値が前記絶縁材料の層の抵
抗値に対して支配的になる抵抗負荷装置。
して形成された多結晶シリコン層と、前記絶縁材料の第
１層とは反対側に配置されて前記多結晶シリコンに隣接
する前記窒化シリコンの第２層と、前記多結晶シリコン
層とは反対側に配置されて前記第１層に接続された第１
の端子と、前記多結晶シリコン層とは反対側に配置され
て前記第２層に接続された第２の端子とを有し、前記絶
縁材料の第１層のトンネル作用の閾値より高い電圧で
は、前記抵抗材料の層の抵抗値が前記絶縁材料の層の抵
抗値に対して支配的になる抵抗負荷装置。
（14）窒化シリコンの第１層と、該第１の絶縁層に隣接
して形成された多結晶シリコン層と、前記絶縁材料の第
１層とは反対側に配置されて前記多結晶シリコンに隣接
する前記窒化シリコンの第２層と、前記多結晶シリコン
層とは反対側に配置されて前記第１層に接続された第１
の端子と、前記多結晶シリコン層とは反対側に配置され
て前記第２層に接続された第２の端子とを有し、前記絶
縁材料の第１層のトンネル作用の閾値より高い電圧で
は、前記抵抗材料の層の抵抗値が前記絶縁材料の層の抵
抗値に対して支配的になる抵抗負荷装置を有する集積回
路。
して形成された多結晶シリコン層と、前記絶縁材料の第
１層とは反対側に配置されて前記多結晶シリコンに隣接
する前記窒化シリコンの第２層と、前記多結晶シリコン
層とは反対側に配置されて前記第１層に接続された第１
の端子と、前記多結晶シリコン層とは反対側に配置され
て前記第２層に接続された第２の端子とを有し、前記絶
縁材料の第１層のトンネル作用の閾値より高い電圧で
は、前記抵抗材料の層の抵抗値が前記絶縁材料の層の抵
抗値に対して支配的になる抵抗負荷装置を有する集積回
路。
（15）第１及び第２の交差結合したトランジスタと、該
トランジスタを通る電流を調整する第１及び第２の負荷
装置とを有し、各々の負荷装置は、電子のトンネル作用
を生ずることが出来る絶縁材料の第１層と、該第１の絶
縁層に隣接して形成された抵抗材料の層と、前記絶縁材
料の第１層と反対側に配置されて前記抵抗材料に隣接し
て形成された前記絶縁材料の第２層とを有し、前記絶縁
材料の第１層のトンネル作用の閾値より高い電圧では、
前記抵抗材料の層の抵抗値が前記絶縁材料の層の抵抗値
に対して支配的になる静止形ランダムアクセス・メモリ
・セル。
トランジスタを通る電流を調整する第１及び第２の負荷
装置とを有し、各々の負荷装置は、電子のトンネル作用
を生ずることが出来る絶縁材料の第１層と、該第１の絶
縁層に隣接して形成された抵抗材料の層と、前記絶縁材
料の第１層と反対側に配置されて前記抵抗材料に隣接し
て形成された前記絶縁材料の第２層とを有し、前記絶縁
材料の第１層のトンネル作用の閾値より高い電圧では、
前記抵抗材料の層の抵抗値が前記絶縁材料の層の抵抗値
に対して支配的になる静止形ランダムアクセス・メモリ
・セル。
（16）抵抗負荷装置を製造する方法に於て、電子のトン
ネル作用を生ずることが出来る絶縁材料の第１層を形成
し、該第１の絶縁層に隣接して抵抗材料の層を形成し、
前記絶縁材料の第１層とは反対側に配置されて前記絶縁
材料に隣接する前記絶縁材料の第２層を形成する工程を
含む方法。
ネル作用を生ずることが出来る絶縁材料の第１層を形成
し、該第１の絶縁層に隣接して抵抗材料の層を形成し、
前記絶縁材料の第１層とは反対側に配置されて前記絶縁
材料に隣接する前記絶縁材料の第２層を形成する工程を
含む方法。
第１図は従来のNMOSインバータの回路図、第２図は第１
図の回路を構成する集積回路装置の構造を示す簡略側面
図、第３図は本発明の１実施例の簡略側面図、第4A図か
ら第4E図は第３図に示した実施例を製造するのに必要な
処理工程を示す簡略側面図、第5A図及び第5B図は第３図
に示した本発明の実施例を用いた静止形ランダムアクセ
ス・メモリ（SRAM）セルの回路図並びに平面図である。 主な符号の説明 11,13:窒化シリコン層 12:ドープしていないポリシリコン層
図の回路を構成する集積回路装置の構造を示す簡略側面
図、第３図は本発明の１実施例の簡略側面図、第4A図か
ら第4E図は第３図に示した実施例を製造するのに必要な
処理工程を示す簡略側面図、第5A図及び第5B図は第３図
に示した本発明の実施例を用いた静止形ランダムアクセ
ス・メモリ（SRAM）セルの回路図並びに平面図である。 主な符号の説明 11,13:窒化シリコン層 12:ドープしていないポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−79461（ＪＰ，Ａ) 特開 昭56−94653（ＪＰ，Ａ) 特開 昭58−30150（ＪＰ，Ａ) 特開 昭57−60867（ＪＰ，Ａ)
Claims (1)
- 【請求項１】電子のトンネル作用を生ずることが出来る
絶縁材料の第１層と、該絶縁材料の第１層に重なる抵抗
材料の層と、該抵抗材料の層に重なる電子のトンネル作
用を生ずることが出来る絶縁材料の第２層とを有し、前
記絶縁材料の第１層及び第２層のトンネル作用の閾値よ
り高い電圧で、前記抵抗材料の層の抵抗値が前記第１層
及び第２層の絶縁材料の層の抵抗値に対して支配的にな
る様にした抵抗負荷装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/799,890 US4641173A (en) | 1985-11-20 | 1985-11-20 | Integrated circuit load device |
| US799890 | 1985-11-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62222662A JPS62222662A (ja) | 1987-09-30 |
| JPH0738433B2 true JPH0738433B2 (ja) | 1995-04-26 |
Family
ID=25177031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61276386A Expired - Lifetime JPH0738433B2 (ja) | 1985-11-20 | 1986-11-19 | 抵抗負荷装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4641173A (ja) |
| JP (1) | JPH0738433B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019888A (en) * | 1987-07-23 | 1991-05-28 | Texas Instruments Incorporated | Circuit to improve electrostatic discharge protection |
| JPH0727980B2 (ja) * | 1988-07-19 | 1995-03-29 | 三菱電機株式会社 | 高抵抗層を有する半導体装置 |
| US5180688A (en) * | 1990-07-31 | 1993-01-19 | Sgs-Thomson Microelectronics, Inc. | Method of forming tunneling diffusion barrier for local interconnect and polysilicon high impedance device |
| US5065225A (en) * | 1990-07-31 | 1991-11-12 | Sgs-Thomson Microelectronics, Inc. | Tunneling diffusion barrier for local interconnect and polysilicon high impedance device |
| TW222347B (en) * | 1992-11-24 | 1994-04-11 | American Telephone & Telegraph | SRAM cell with balanced load resistors |
| US5416040A (en) * | 1993-11-15 | 1995-05-16 | Texas Instruments Incorporated | Method of making an integrated field effect transistor and resonant tunneling diode |
| US5461000A (en) * | 1994-07-05 | 1995-10-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Method of manufacturing dielectric as load resistor in 4T SRAM |
| KR970052024A (ko) * | 1995-12-30 | 1997-07-29 | 김주용 | 에스 오 아이 기판 제조방법 |
| US6232194B1 (en) | 1999-11-05 | 2001-05-15 | Taiwan Semiconductor Manufacturing Company | Silicon nitride capped poly resistor with SAC process |
| US7785979B2 (en) * | 2008-07-15 | 2010-08-31 | International Business Machines Corporation | Integrated circuits comprising resistors having different sheet resistances and methods of fabricating the same |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4212020A (en) * | 1978-07-21 | 1980-07-08 | California Institute Of Technology | Solid state electro-optical devices on a semi-insulating substrate |
| JPS5583256A (en) * | 1978-12-20 | 1980-06-23 | Toshiba Corp | Semiconductor integrated circuit |
| US4502208A (en) * | 1979-01-02 | 1985-03-05 | Texas Instruments Incorporated | Method of making high density VMOS electrically-programmable ROM |
| JPS5693375A (en) * | 1979-12-26 | 1981-07-28 | Shunpei Yamazaki | Photoelectric conversion device |
-
1985
- 1985-11-20 US US06/799,890 patent/US4641173A/en not_active Expired - Fee Related
-
1986
- 1986-11-19 JP JP61276386A patent/JPH0738433B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4641173A (en) | 1987-02-03 |
| JPS62222662A (ja) | 1987-09-30 |
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