JPH1174388A

JPH1174388A - 半導体装置及びその製造方法

Info

Publication number: JPH1174388A
Application number: JP10129838A
Authority: JP
Inventors: Kazuo Sato; 和夫佐藤
Original assignee: Matsushita Electronics Corp
Current assignee: Panasonic Holdings Corp
Priority date: 1997-06-27
Filing date: 1998-05-13
Publication date: 1999-03-16

Abstract

(57)【要約】【課題】半導体装置の第１，第２の導体膜及びこれら
に挟まれる容量部における誘電体膜の両端部の厚みの増
大を抑制する。【解決手段】Ｐ型シリコン基板１の上には、シリコン酸
化膜からなるゲート絶縁膜１０と、ポリシリコン膜から
なるフローティングゲート電極１１とが順次形成されて
いる。フローティングゲート電極１１の上には、シリコ
ン酸化膜からなる容量絶縁膜１２と、ポリシリコン膜か
らなるコントロールゲート電極１３とが形成されてい
る。さらに、各部材１１，１２，１３の側面に形成され
たシリコン酸化膜からなる第１スペーサ膜１４と、該第
１スペーサ膜１４の上に形成されたシリコン窒化膜から
なる第２スペーサ膜１５とを備えている。高温熱処理が
酸化雰囲気下で施されても、容量絶縁膜１２やコントロ
ールゲート電極１３の両端部への酸素の供給が妨げら
れ、容量絶縁膜１２の両端部の厚みの増大が抑制され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２つの導体層とこ
れらで挟まれた容量絶縁膜とからなる容量部を備えた半
導体装置及びその製造方法に関するものである。

【０００２】

【従来の技術】従来より、半導体素子中の２つの導体層
とこの２つの導体層に挟まれる容量絶縁膜とからなる容
量部を備えた半導体装置として、半導体基板，ゲート電
極及びゲート絶縁膜からなる容量部を備えたＭＯＳトラ
ンジスタをはじめとして、ストレージノード，セルプレ
ート及び容量絶縁膜からなる記憶容量部を備えたダイナ
ミックＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏ
ｒｙ）や、フローティングゲート，コントロールゲート
及び容量絶縁膜からなる記憶容量部を備えたフローティ
ングゲート型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌ
ｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、アナログ回
路に配設される容量素子等がよく知られている。

【０００３】図１１は、従来のフローティングゲート型
ＥＥＰＲＯＭの断面図である。同図に示すように、半導
体基板１０１の上には、トンネル絶縁膜１１０，フロー
ティングゲート電極１１１，容量絶縁膜１１２及びコン
トロールゲート電極１１３が設けられており、半導体基
板１０１内には、上記フローティングゲート電極１１１
等に自己整合するソース領域１０８とドレイン領域１０
９とが形成されている。ここで、フローティングゲート
電極１１１，容量絶縁膜１１２及び制御ゲート電極１１
３により容量結合部が構成されている。この容量結合部
は、コントロール電極１１３に制御電圧を印加すること
により、容量結合しているフローティングゲート電極１
１１内における電子の注入，引き抜きを行なわせる機能
を有するものである。

【０００４】そして、通常、こうした容量絶縁膜を有す
る容量部を含む半導体装置においては、容量絶縁膜とし
て、酸化シリコン膜の単層膜、誘電率の大きい窒化シリ
コン膜などが用いられる。また、図１１に示す容量絶縁
膜１１２には、窒化シリコン膜系の絶縁膜、例えば窒化
シリコン膜−酸化シリコン膜の２層膜（ＯＮ膜）、酸化
シリコン膜−窒化シリコン膜−酸化シリコン膜の３層膜
（ＯＮＯ膜）などがよく用いられている。さらに、特に
ＭＯＳトランジスタなどにおいては、オキシナイトライ
ド膜も用いられるようになってきている。

【０００５】また、２つの導体層としては高融点の２つ
のポリシリコン膜が用いられるのが一般的である。例え
ば図１１に示すＥＥＰＲＯＭのフローティングゲート電
極やコントロール電極１１３は、一般的には、ポリシリ
コン膜によって構成されている。

【０００６】一方、近年、半導体集積回路の高集積化に
伴い、上述のような容量部を含む半導体装置においても
微細化，低電圧化の要求が高まりつつあり、最近では、
代表的な寸法が０．５μｍ（ハーフミクロン）以下のサ
イズの容量部を有する半導体装置の要望が高まりつつあ
る。したがって、図１１に示す各ゲート電極１１１，１
１２のゲート長も微細化される傾向にある。

【０００７】

【発明が解決しようとする課題】しかしながら、ハーフ
ミクロン以下のサイズの容量部を有する半導体装置にお
いて、静電容量部の上下の導体層の横方向の寸法や、フ
ローティングゲート型半導体記憶装置のフローティング
ゲート電極やコントロールゲート電極の横方向の寸法を
０．５μｍ以下にすると、例えば図１１に示す容量絶縁
膜１１２の膜厚が均一にならず、両端部で厚くなるとい
う現象が生じやすい。このため、フローティングゲート
電極１１１とコントロールゲート電極１１３との間の静
電容量が小さくなり、本来のメモリー特性を発揮するの
に必要な所定の容量値を確保することが困難になるとい
う課題が生じてきた。こうした膜厚の不均一性は、次の
ような原因により生じると考えられる。

【０００８】すなわち、通常、図１１に示すフローティ
ングゲート電極１１１，容量絶縁膜１１２及びコントロ
ールゲート電極１１３をパターニングにより形成した後
に、これらをマスクとして半導体基板１０１内に不純物
イオンの注入を行なって、ソース領域１０８，ドレイン
領域１０９を形成する。その際、不純物を活性化してキ
ャリアを生成するために８００〜１０００℃の高温の酸
化雰囲気中での熱処理を施すが、この熱処理を行なうこ
とで、容量絶縁膜１１２の両端部の厚みが増大する現象
が生じる。すなわち、ハーフミクロン以下のサイズにな
ると、上下の導体層であるフローティングゲート電極１
１１とコントロールゲート電極１１３とにより挟まれる
容量絶縁膜１１２が、両側面から急激に酸化されるため
に、容量絶縁膜１１２の厚みが中心と周辺とで著しく異
なってしまうのである。

【０００９】なお、本発明者の検討によると、各電極１
１１，１１３がポリシリコン膜により構成されている場
合には、電極の寸法が０．４μｍ以下になると、急激に
酸化が加速されることを見出した。これは、容量絶縁膜
を挟むポリシリコン膜の増速酸化現象が関与しているも
のと思われる。

【００１０】その結果、従来のフローティングゲート型
半導体記憶装置においては、コントロールゲート電極１
１３に印加される電圧の低電圧化に伴い、必要な容量結
合比が確保できず、書き込み，消去スピード等の特性が
劣化したり、十分な読み出し電流が確保できないといっ
た問題を生じていた。また、その他の種類の半導体装置
においても、容量部の容量値の劣化等に起因する特性上
の問題が生じるおそれがある。

【００１１】本発明は、斯かる点に鑑みてなわれたもの
であり、その目的は、横寸法がハーフミクロン以下のサ
イズになっても容量絶縁膜の両端部における厚みの増大
を抑制しうる手段を講ずることにより、容量絶縁膜の厚
みのばらつきの小さい容量部を備えた半導体装置及びそ
の製造方法を提供することにある。

【００１２】

【課題を解決するための手段】上記目的を達成するため
に、本発明では、第１の半導体装置に関する手段と、第
２の半導体装置に関する手段と、半導体装置の製造方法
に関する手段とを備えている。

【００１３】本発明の第１の半導体装置は、半導体基板
と、上記半導体基板上に設けられた第１の導体膜と、上
記第１の導体膜の上に設けられ酸化性材料を含む誘電体
膜と、上記誘電体膜の上に設けられた第２の導体膜と、
上記第１の導体膜，誘電体膜及び第２の導体膜の側面を
覆う酸化膜からなる第１のスペーサ膜と、上記第１のス
ペーサ膜を覆い酸素の通過阻止機能を有する第２のスペ
ーサ膜とを備えている。

【００１４】これにより、半導体装置が酸素雰囲気中で
の熱処理を受けても、酸素通過阻止機能を有する第２の
スペーサ膜によって、誘電体膜の両端部やこれに隣接す
る第１，第２の導体膜への酸素の通過が抑制される。し
たがって、誘電体膜の両端部の厚みの増大が抑制され、
第１の導体膜と第２の導体膜との間の容量の低下が抑制
される。また、第２のスペーサ膜の絶縁機能が低い場合
でも、絶縁機能の高い酸化膜からなる第１のスペーサ膜
が設けられているので、第１の導体膜と第２の導体膜と
の間におけるリーク電流の発生を防止することができ
る。

【００１５】上記第１の半導体装置において、上記半導
体装置を、半導体基板上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたフローティングゲー
ト電極と、上記フローティングゲート電極の上に設けら
れた容量絶縁膜と、上記容量絶縁膜の上に設けられたコ
ントロールゲート電極とを備えた不揮発性半導体記憶装
置とし、上記第１の導体膜を上記フローティングゲート
電極とし、上記誘電体膜を上記容量絶縁膜とし、上記第
２の導体膜を上記コントロールゲート電極とすることが
できる。

【００１６】これにより、容量結合比の高い，つまり低
電圧で作動でき、かつ書き込み，消去動作が高速のフロ
ーティングゲート型半導体記憶装置として機能する半導
体装置が得られる。

【００１７】上記第１の半導体装置において、上記第２
の導体膜の上に設けられた導体部保護膜をさらに備え、
上記第１のスペーサ膜を上記導体部保護膜の側面上まで
延ばしておくことができる。

【００１８】上記第１の半導体装置において、上記導体
部保護膜を酸化膜により構成している場合には、上記第
１のスペーサ膜の上端部を上記導体部保護膜の上面の高
さ位置よりも低くすることが好ましい。

【００１９】これにより、いずれも酸化膜で構成されて
いる導体部保護膜と第１のスペーサ膜との接触面積をで
きるだけ低減できるので、半導体装置の酸化雰囲気中に
おける熱処理工程において、導体部保護膜−第１のスペ
ーサ膜を介して誘電体膜に供給される酸素量を抑制で
き、誘電体膜の両端部の厚みの増大を抑制することがで
きる。

【００２０】上記第１の半導体装置において、上記導体
部保護膜を、酸化膜からなる第１の導体部保護膜と、該
第１の導体部保護膜の上に設けられ酸素の通過阻止機能
を有する第２の導体部保護膜とにより構成した場合に
は、上記第１のスペーサ膜が上記第１の導体部保護膜及
び第２の導体部保護膜の側面上まで延びていることがよ
り好ましい。

【００２１】これにより、いずれも酸化膜で構成されて
いる第１の導体部保護膜と第１のスペーサ膜との接触面
積が大きくても、酸化膜が表面に露出していないので、
半導体装置の酸化雰囲気中における熱処理工程におい
て、導体部保護膜−第１のスペーサ膜を介して誘電体膜
に供給される酸素量をより確実に抑制でき、誘電体膜の
両端部の厚みの増大を抑制することができる。

【００２２】上記第１の半導体装置において、上記第２
のスペーサ膜を、窒化シリコンを含む膜により構成する
ことができる。

【００２３】上記第１の半導体装置において、上記第
１，第２のスペーサ膜が、上記第１の導体膜，誘電体膜
及び第２の導体膜全体の上面及び両側面を覆うように設
けられていてもよい。

【００２４】上記第１の半導体装置において、上記第２
のスペーサ膜が、オキシナイトライドを含む膜であって
もよい。

【００２５】本発明の第２の半導体装置は、半導体基板
と、上記半導体基板の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたフローティングゲー
ト電極と、上記フローティングゲート電極の上に設けら
れた誘電体膜からなる容量絶縁膜と、上記容量絶縁膜の
上に形成されたコントロールゲート電極と、上記フロー
ティングゲート電極の側面上又は側面と表面上の一部に
形成されたトンネル絶縁膜と、上記トンネル絶縁膜を挟
んで上記フローティングゲート電極と対向する消去ゲー
ト電極と、上記コントロールゲート電極及び容量絶縁膜
の側面の上に設けられ酸素通過阻止機能を有するスペー
サ膜とを備えている。

【００２６】これにより、消去ゲート電極とフローティ
ングゲート電極との間に介在する酸化膜からなるトンネ
ル絶縁膜を形成する際に必要な酸化雰囲気中における熱
処理において、容量絶縁膜の両端部がスペーサ膜によっ
て覆われているので、容量絶縁膜の両端部における厚み
の増大を抑制することができる。したがって、容量結合
比の高い，つまり低電圧で書き込み，消去動作の高い消
去ゲート電極付フローティングゲート型半導体記憶装置
として機能する半導体装置が得られる。

【００２７】上記第２の半導体装置において、上記スペ
ーサ膜を、上記コントロールゲート電極及び誘電体膜の
上に設けられた第１のスペーサ膜と、該第１のスペーサ
膜の上に設けられた第２のスペーサ膜とにより構成した
場合には、上記第１のスペーサ膜及び第２のスペーサ膜
のうち少なくともいずれか一方が酸素通過阻止機能を有
していればよい。

【００２８】上記第２の半導体装置において、上記第１
のスペーサ膜を酸化膜とした場合には、上記第２のスペ
ーサ膜が酸素通過阻止機能を有する膜であればよい。

【００２９】上記第２の半導体装置において、上記コン
トロールゲート電極の上に設けられた導体部保護膜をさ
らに備えている場合には、上記第１のスペーサ膜が上記
導体部保護膜の側面上まで延びていることが好ましい。

【００３０】上記第２の半導体装置において、上記導体
部保護膜が酸化膜により構成されている場合には、上記
第１のスペーサ膜の上端部が上記導体部保護膜の上面の
高さ位置よりも低いことが好ましい。

【００３１】上記第２の半導体装置において、上記導体
部保護膜が、酸化膜からなる第１の導体部保護膜と、該
第１の導体部保護膜の上に設けられ酸素の通過阻止機能
を有する第２の導体部保護膜とにより構成されている場
合には、上記第１のスペーサ膜が上記第１の導体部保護
膜及び第２の導体部保護膜の側面上まで延びていること
が好ましい。

【００３２】上記第２の半導体装置において、上記第２
のスペーサ膜は、オキシナイトライドを含む膜であって
もよい。

【００３３】上記第２の半導体装置において、上記スペ
ーサ膜は、上記コントロールゲート電極及び容量絶縁膜
全体の上面及び側面を覆うように設けられていてもよ
い。

【００３４】本発明の半導体装置の製造方法は、半導体
基板上に第１の導体膜を形成する第１の工程と、上記第
１の導体膜上に誘電体膜を形成する第２の工程と、上記
誘電体膜上に第２の導体膜を形成する第３の工程と、少
なくとも上記誘電体膜及び上記第２の導体膜の側面上に
少なくとも窒化シリコンを含むスペーサ膜を形成する第
４の工程とを備えている。

【００３５】この方法により、第４の工程で、酸素通過
阻止機能の高い窒化シリコンを含むスペーサ膜が形成さ
れるので、誘電体膜の両端部における厚みの増大を抑制
することが可能になる。

【００３６】上記半導体装置の製造方法において、上記
第１の工程の前に、半導体基板上にゲート絶縁膜を形成
する工程をさらに備え、上記第１〜第３の工程では、フ
ローティングゲート電極用導体膜，容量絶縁膜用絶縁膜
及びコントロールゲート電極用導体膜を順次積層した
後、上記各膜をパターニングすることにより、上記第１
の導体膜としてのフローティングゲート電極と、上記誘
電体膜としての容量絶縁膜と、上記第２の導体膜として
のコントロールゲート電極とを形成し、上記第４の工程
は、上記第３の工程の後で、上記コントロールゲート電
極，容量絶縁膜及びフローティングゲート電極の側面上
に上記スペーサ膜を形成することができる。

【００３７】この方法により、第１の半導体装置が形成
される。

【００３８】また、上記半導体装置の製造方法におい
て、上記第１の工程の前に、半導体基板上にゲート絶縁
膜を形成する工程をさらに備え、上記第１及び第２の工
程では、フローティングゲート電極用導体膜，容量絶縁
膜用絶縁膜及びコントロールゲート電極用導体膜を順次
積層した後、上記コントロールゲート電極用導体膜及び
容量絶縁膜をパターニングすることにより、上記第２の
導体膜としてのコントロールゲート電極と、上記誘電体
膜としての容量絶縁膜とを形成し、上記第４の工程では
スペーサ膜を上記コントロールゲート電極及び容量絶縁
膜の側面上に形成し、上記第３の工程では上記第４の工
程の後に上記コントロールゲート電極及び容量絶縁膜を
マスクとして上記フローティングゲート電極用導体膜を
パターニングすることにより、側面が露出した上記第１
の導体膜としてのフローティングゲート電極を形成し、
上記第３の工程の後に、上記フローティングゲート電極
の露出している側面を熱酸化して酸化膜からなるトンネ
ル絶縁膜を形成する工程と、上記トンネル絶縁膜を挟ん
で上記フローティングゲート電極に対向する消去ゲート
電極を形成する工程とをさらに備えることができる。

【００３９】この方法により、上記第２の半導体装置を
形成することができる。

【００４０】上記半導体装置の製造方法において、上記
第４の工程では、シリコン窒化膜の単層膜からなるスペ
ーサ膜を形成することができる。

【００４１】上記半導体装置の製造方法において、上記
第４の工程では、少なくともシリコン窒化膜と酸化膜と
の積層膜を含むスペーサ膜を形成することができる。

【００４２】上記半導体装置の製造方法において、上記
第４の工程では、オキシナイトライド膜を含むスペーサ
膜を形成してもよい。

【００４３】

【発明の実施の形態】

（第１の実施形態）まず、本発明の第１の実施形態に係
るフローティングゲート型不揮発性半導体記憶装置につ
いて説明する。

【００４４】図１に示すように、本実施形態に係る半導
体記憶装置において、Ｐ型シリコン基板１の上には、厚
みが約３０ｎｍのシリコン酸化膜からなるゲート絶縁膜
１０と、厚みが約３００ｎｍのポリシリコン膜からなる
フローティングゲート電極１１とが順次形成されてい
る。ただし、ゲート絶縁膜１０を厚みが１０ｎｍ程度の
シリコン酸化膜により構成して、トンネル絶縁膜として
の機能を持たせてもよい。また、フローティングゲート
電極１１の上には、厚みが約２５ｎｍのシリコン酸化膜
からなる容量絶縁膜１２と、厚みが約４００ｎｍのポリ
シリコン膜からなるコントロールゲート電極１３とが形
成されている。また、シリコン基板１内には、シリコン
基板１内に高濃度のＮ型不純物を導入して形成されたソ
ース領域８とドレイン領域９とが設けられている。

【００４５】そして、本実施形態に係る半導体記憶装置
の特徴は、フローティングゲート電極１１，容量絶縁膜
１２及びコントロールゲート電極１３の側面に亘って形
成された最大厚み（下端部における横方向の寸法）が約
２００ｎｍのシリコン酸化膜からなる第１スペーサ膜１
４と、該第１スペーサ膜１４の上に形成された最大厚み
（下端部における横方向の寸法）が約１００ｎｍのシリ
コン窒化膜からなる第２スペーサ膜１５とを備えている
点である。ただし、図示しないが、基板上には層間絶縁
膜及びその上の配線層などが設けられている。

【００４６】本実施形態の半導体記憶装置によると、シ
リコン酸化膜を含んでいる容量絶縁膜１２の側面上に、
シリコン酸化膜からなる第１スペーサ膜１４を介して耐
酸化性のシリコン窒化膜からなる第２スペーサ膜１５が
設けられているので、半導体記憶装置の製造工程中にイ
オン注入された不純物の活性化などのための高温熱処理
が酸化雰囲気下で施されても、容量絶縁膜１２やコント
ロールゲート電極１３の両端部への酸素の供給が妨げら
れる。したがって、上記従来の半導体記憶装置のごとく
容量絶縁膜１２の両端部の厚みの増大が抑制され、容量
絶縁膜１２の静電容量が適正値に維持される。よって、
フローティングゲート電極１１，容量絶縁膜１２及びコ
ントロールゲート電極１３からなる容量部において、コ
ントロールゲート電極１３とフローティングゲート電極
１１との容量結合比が適正範囲に維持され、低電圧化，
ゲート長の微細化が進んだときにも、書き込み，消去の
高速性や大きな読み出し電流などの必要な特性を良好に
維持できる。

【００４７】図３は、本実施形態に係るフローティング
ゲート型半導体記憶装置の容量結合比の低下率のゲート
長依存性を従来の半導体記憶装置と比較した特性図であ
る。ただし、横軸のゲート長とは、図１に示す断面にお
けるコントロールゲート電極１３の横方向の寸法を示
し、縦軸はフローティングゲート電極とコントロールゲ
ート電極との間の容量結合比を示している。同図に示す
ように、従来の半導体記憶装置における容量部の容量結
合比は電極長が０．５μｍ以下になるとゲート長が短く
なるのに応じて急激に低下していくのに対し、本実施形
態に係る半導体記憶装置における容量部の容量結合比
は、ゲート長が０．４μｍ以下になってもほとんど低下
していない。すなわち、本発明によって、半導体記憶装
置の微細化によってゲート長が短くなったときにも、コ
ントロールゲート電極とフローティングゲート電極との
間の容量結合比を適正範囲内に収めうることがわかる。

【００４８】次に、本実施形態に係る半導体記憶装置の
製造工程について、図２Ａ〜図２Ｄを参照しながら説明
する。

【００４９】まず、図２Ａに示す工程で、シリコン基板
１上に、厚みが約３０ｎｍのシリコン酸化膜３と、厚み
が約１００ｎｍのシリコン窒化膜４とを順次形成し、こ
の２つの膜をパターニングして素子分離を形成しようと
する領域に開口部を形成する。そして、この開口部に露
出しているシリコン基板１を表面から酸化して、厚みが
約７００ｎｍのフィールド酸化膜２を形成する。

【００５０】次に、図２Ｂに示す工程で、シリコン窒化
膜４及びシリコン酸化膜３を除去した後、基板上に、厚
みが約３０ｎｍのシリコン酸化膜１０ｘを熱酸化法によ
り形成する。その後、シリコン酸化膜１０ｘの上に、２
×１０²⁰ｃｍ^-3程度のリンがドープされた厚みが約３０
０ｎｍのポリシリコン膜１１ｘを気相成長法により形成
する。その後、ポリシリコン膜１１ｘを熱酸化して、容
量絶縁膜となるシリコン酸化膜１２ｘを形成する。その
とき、本実施形態では、１０００℃，酸化雰囲気中で酸
化して、膜厚を約２５ｎｍとしている。さらに、シリコ
ン酸化膜１２ｘの上に、約２×１０²⁰ｃｍ^-3程度のリン
がドープされた厚みが約４００ｎｍのポリシリコン膜１
３ｘを気相成長法により形成する。

【００５１】次に、図２Ｃに示す工程で、ポリシリコン
膜１３ｘ，シリコン酸化膜１２ｘ，ポリシリコン膜１１
ｘ及びシリコン酸化膜１０ｘをパターニングして、ゲー
ト絶縁膜１０，フローティングゲート電極１１，容量絶
縁膜１２及びコントロールゲート電極１３からなる電極
ユニットを形成する。そして、この電極ユニット全体及
びフィールド酸化膜２をマスクとして、砒素イオンを注
入エネルギーが５０ｋｅＶ，ドーズ量が４×１０¹⁵ｃｍ
^-3の条件でシリコン基板１内に注入し、電極ユニットに
自己整合的するソース領域８及びドレイン領域９を形成
する。

【００５２】その後、気相成長法により基板上に厚みが
２５０ｎｍ程度のシリコン酸化膜を堆積した後、異方性
ドライエッチングを行なって、ゲート絶縁膜１０，フロ
ーティングゲート電極１１，容量絶縁膜１２及びコント
ロールゲート電極１３からなる電極ユニットの両側面上
にシリコン酸化膜からなる第１スペーサ膜１４を形成す
る。さらに、基板上に気相成長法により厚みが１５０ｎ
ｍ程度のシリコン窒化膜を堆積した後、異方性ドライエ
ッチングを行なって、第１スペーサ膜１４の上に酸化防
止用の第２スペーサ膜１５を形成する。なお、シリコン
窒化膜の形成は、例えばジクロルシラン（ＳｉＨ₂ Ｃｌ
₂ ）とアンモニア（ＮＨ₃ ）との化学反応を利用した減
圧気相成長法により、７５０℃下で、アンモニア（ＮＨ
₃ ）とジクロルシラン（ＳｉＨ₂ Ｃｌ₂ ）との流量比を
５として行なわれる。

【００５３】次に、図２Ｄに示す工程で、気相成長法に
より、基板の全面上に厚みが１０００ｎｍ程度のシリコ
ン酸化膜からなる層間絶縁膜１７を形成した後、ソース
領域８及びドレイン領域９内の不純物の活性化と層間絶
縁膜１７を構成するシリコン酸化膜の緻密化のために、
１０００℃の酸化雰囲気中で２０分間の間熱処理を行な
う。このとき、ゲート絶縁膜１０，フローティングゲー
ト電極１１，容量絶縁膜１２及びコントロールゲート電
極１３からなる電極ユニットの両側面上には、シリコン
酸化膜からなる第１スペーサ膜１４を介してシリコン窒
化膜からなる第２スペーサ膜１５が形成されているの
で、容量絶縁膜１２を構成するシリコン酸化膜や、各ゲ
ート電極１１，１３を構成するポリシリコン膜への酸素
の供給が阻止される。よって、容量絶縁膜１２の両端部
の厚みが中央部に比べて厚くなる現象は生じない。

【００５４】その後、層間絶縁膜１７に、ソース領域
８，ドレイン領域９に到達するコンタクトホールや、コ
ントロールゲート電極１３に到達するコンタクトホール
（図示せず）を形成した後、アルミニウム合金膜を基板
上に堆積し、これをパターニングすることにより、アル
ミニウム電極１８を形成する。

【００５５】以上の製造工程によって、図１に示すフロ
ーティングゲート型半導体記憶装置が形成される。

【００５６】次に、上記第１の実施形態におけるフロー
ティングゲート型半導体記憶装置において、以下のよう
な変形形態も可能である。

【００５７】図４は、上記第１の実施形態におけるフロ
ーティングゲート型半導体記憶装置において、ゲート絶
縁膜１０の一部を部分的にエッチングして例えば厚みが
１０ｎｍ程度のトンネル絶縁膜１６とした半導体記憶装
置の断面図である。

【００５８】また、上記第１の実施形態に係るフローテ
ィングゲート型半導体記憶装置は、ソース領域８、ドレ
イン領域９に挟まれたチャネル領域上の全面にフローテ
ィングゲート電極を形成してなるスタックゲート構造を
有しているが、ソース領域８、ドレイン領域９に挟まれ
たチャネル領域上の一部のみフローティングゲート電極
を形成したスプリットゲート構造について、本発明のス
ペーサ膜を設けた構造を適用することも可能である。

【００５９】（第２の実施形態）次に、第２の実施形態
に係る消去ゲート付のフローティングゲート型半導体記
憶装置について説明する。

【００６０】図５は、第２の実施形態に係る半導体記憶
装置の断面図である。ただし、図５は、ゲート長方向に
直交する断面における構造を示している。図５には、１
対のセルと、各セルに共通に使用される消去ゲート電極
２６とが図示されているが、まず、１対のセルのうちの
１つのセルの構造について説明する。

【００６１】図５に示すように、Ｐ型シリコン基板１の
上は、シリコン酸化膜３０，３１からなる素子分離絶縁
膜により分離された活性領域が設けられており、この各
活性領域の上に、厚みが約３０ｎｍのシリコン酸化膜か
らなるゲート絶縁膜２０と、厚みが約４００ｎｍのポリ
シリコン膜からなるフローティングゲート電極２１とが
順次形成されている。また、フローティングゲート電極
２１の上には、厚みが約２５ｎｍのシリコン酸化膜から
なる容量絶縁膜２２と、厚みが約４００ｎｍのポリシリ
コン膜からなるコントロールゲート電極２３と、厚みが
約３００ｎｍのシリコン酸化膜からなるゲート上絶縁膜
２４とが形成されている。また、フローティングゲート
電極２１の側面上には、ポリシリコン膜の側面付近の領
域を酸化して形成された厚みが約３５ｎｍのシリコン酸
化膜からなるトンネル絶縁膜２５が設けられている。ま
た、フローティングゲート電極２１，容量絶縁膜２２及
びコントロールゲート電極２３の側面に亘って形成され
た最大厚み（下端部における横方向の寸法）が約２００
ｎｍのシリコン酸化膜からなる第１スペーサ膜２７と、
該第１スペーサ膜２７の上に形成された最大厚み（下端
部における横方向の寸法）が約１００ｎｍのシリコン窒
化膜からなる第２スペーサ膜２８とが設けられている。

【００６２】さらに、上記１対のセル間の領域となるシ
リコン酸化膜３０の上には、１対のセルで共有される消
去ゲート電極２６が設けられている。この消去ゲート電
極２６は、厚みが約４００ｎｍのポリシリコン膜により
構成され、容量絶縁膜２２，コントロールゲート電極２
３及びゲート上絶縁膜２４とは第１，第２スペーサ膜２
７，２８を挟んで対向し、フローティングゲート電極２
１とはトンネル絶縁膜２５を挟んで対向している。

【００６３】なお、シリコン基板１内には、図５に示す
断面には示されていないが、シリコン基板１内に高濃度
のＮ型不純物を導入して形成されたソース領域とドレイ
ン領域とが設けられている。

【００６４】本実施形態の半導体記憶装置によると、シ
リコン酸化膜を含んでいる容量絶縁膜２２の側面上に、
シリコン酸化膜からなる第１スペーサ膜２７を介して耐
酸化性のシリコン窒化膜からなる第２スペーサ膜２８が
設けられているので、フローティングゲート電極２１を
構成するポリシリコン膜を酸化してトンネル絶縁膜２５
を形成する高温酸化工程（通常、９００−１０００℃下
で行なわれる）において、コントロールゲート電極２３
を構成するポリシリコン膜の両端部の酸化を防止するこ
とができ、容量絶縁膜２２の両端部の膜厚の増大を抑制
することができる。

【００６５】したがって、上記従来の半導体記憶装置の
ごとく容量絶縁膜２２の両端部の厚みが大きく増大する
ことはなく、容量絶縁膜２２の静電容量が適正値に維持
される。よって、フローティングゲート電極２１，容量
絶縁膜２２及びコントロールゲート電極２３からなる容
量部において、コントロールゲート電極２３とフローテ
ィングゲート電極２１との容量結合比が適正範囲に維持
され、低電圧化，ゲート長の微細化が進んだときにも、
書き込み，消去の高速性や、大きな読み出し電流などの
必要な特性を良好に維持できる。

【００６６】次に、本実施形態に係る半導体記憶装置の
製造工程について、図６Ａ〜図６Ｃ及び図７Ａ，図７Ｂ
を参照しながら説明する。

【００６７】まず、図６Ａに示す工程で、シリコン基板
１上に、活性領域を分離する厚みが約３０ｎｍのシリコ
ン酸化膜３０とその側面上のシリコン酸化膜３１とを形
成した後、活性領域上に、厚みが約３０ｎｍのシリコン
酸化膜からなるゲート絶縁膜２０を熱酸化法により形成
する。その後、基板上に、２×１０²⁰ｃｍ^-3程度のリン
がドープされた厚みが約３００ｎｍのポリシリコン膜２
１ｘを気相成長法により形成する。その後、ポリシリコ
ン膜２１ｘを熱酸化して、容量絶縁膜となるシリコン酸
化膜２２ｘを形成する。そのとき、本実施形態では、１
０００℃，酸化雰囲気中で酸化して、膜厚を約２５ｎｍ
としている。さらに、シリコン酸化膜２２ｘの上に、約
２×１０²⁰ｃｍ^-3程度のリンがドープされた厚みが約４
００ｎｍのポリシリコン膜２３ｘと、厚みが約３００ｎ
ｍのシリコン酸化膜２４ｘとを気相成長法により順次形
成する。

【００６８】次に、図６Ｂに示す工程で、シリコン酸化
膜２４ｘ，ポリシリコン膜２３ｘ及びシリコン酸化膜２
２ｘをパターニングして、容量絶縁膜２２，コントロー
ルゲート電極２３及びゲート上絶縁膜２４を形成する。
その後、気相成長法により基板上に厚みが２５０ｎｍ程
度のシリコン酸化膜を堆積した後、異方性ドライエッチ
ングを行なって、容量絶縁膜２２，コントロールゲート
電極２３及びゲート上絶縁膜２４の両側面上にシリコン
酸化膜からなる第１スペーサ膜２７を形成する。さら
に、基板上に気相成長法により厚みが１５０ｎｍ程度の
シリコン窒化膜を堆積した後、異方性ドライエッチング
を行なって、第１スペーサ膜２７の上に酸化防止用の第
２スペーサ膜２８を形成する。

【００６９】次に、図６Ｃに示す工程で、スペーサ膜２
８を含む電極ユニットをマスクとしてエッチングを行な
い、ポリシリコン膜２１ｘをパターニングして、フロー
ティングゲート電極２１を形成する。この時点で、フロ
ーティングゲート電極２１の側面は第２スペーサ膜２８
の側面に自己整合して露出した状態となっている。

【００７０】次に、図７Ａに示す工程で、露出している
フローティングゲート電極２１の側面を９００℃の水蒸
気雰囲気中で熱酸化して、厚みが約３０ｎｍのシリコン
酸化膜からなるトンネリング絶縁膜２５を形成する。こ
のとき、シリコン窒化膜からなる第２スペーサ膜２８が
形成されているので、上記第１の実施形態と同様の作用
により、容量絶縁膜２２の両端部の膜厚の増大が抑制さ
れる。

【００７１】次に、図７Ｂに示す工程で、基板の全面上
に厚みが約４００ｎｍのポリシリコン膜を気相成長法に
より形成し、その後、フォトエッチング技術を用いて、
そのポリシリコン膜をパターニングすることにより、ト
ンネリング絶縁膜２５を覆う消去ゲート電極２６を形成
する。

【００７２】なお、その後、活性領域のシリコン基板１
内に不純物イオンの注入が行なわれて、ソース領域，ド
レイン領域が形成されるが、ソース領域及びドレイン領
域は図７Ａ，７Ｂに示す断面には現れないので、説明を
省略する。

【００７３】また、層間絶縁膜，金属配線，保護膜，ボ
ンディングパッドの形成のための工程が行なわれるが、
これらは周知技術で実施でき、本発明とは関係がないの
で、説明を省略する。

【００７４】（その他の実施形態）次に、本発明の第１
の導体部及び第２の導体部と各導体部間に挟まれる絶縁
膜とにより構成される容量部の構造に関し、上記第１，
第２の実施形態とは異なる他の実施形態について説明す
る。

【００７５】図８は、ポリシリコン膜等で構成される第
１の導体部５１の上に、シリコン酸化膜等で構成される
容量絶縁膜５２と、ポリシリコン膜等で構成される第２
の導体膜５３と、シリコン酸化膜等で構成されるゲート
上絶縁膜５４とを備えている。そして、容量絶縁膜５
２，第２の導体膜５３及びゲート上絶縁膜５４の側面上
に、第１のスペーサ膜５５と第２のスペーサ膜５６とが
形成されている。この電極ユニットの構造は、上記第２
の実施形態の構造と同じであるが、上記第１の実施形態
のごとく、第１の導体膜５１が容量絶縁膜５２，第２の
導体膜５３等と同じ平面形状を有するようにパターニン
グされていて第１，第２のスペーサ膜５５，５６が第１
の導体膜５１の側面上に延びていてもよい。

【００７６】ここで、上記第２の実施形態の構造とは異
なり、図８に示す第１のスペーサ膜５５の上端部は、ゲ
ート上絶縁膜５４の上面よりも下方に位置している。こ
のような構造は、第１のスペーサ膜５５を形成するため
のシリコン酸化膜などを堆積して異方性エッチングを行
う際に、オーバーエッチングすることにより容易に実現
できる。そして、このように第１のスペーサ膜５５の上
端を低くすることにより、第１のスペーサ膜５５とゲー
ト上絶縁膜５４との接触面積が小さくなる。したがっ
て、ゲート上絶縁膜５４及び第１のスペーサ膜５５がい
ずれもシリコン酸化膜で構成されている場合でも、酸化
雰囲気下における熱処理工程で、酸素がシリコン酸化膜
を通過して容量絶縁膜５２の両端部付近に達するのをよ
り確実に阻止することができるという利点がある。ただ
し、上記第２の実施形態においても、ゲート上絶縁膜５
４と第１スペーサ膜５５との接触部を通って容量絶縁膜
５２の両端部に達するには、長く細い経路を通過してく
る必要があるので、それ程多くの酸素が容量絶縁膜５２
の両端部（及びこの両端部に接する第１導体膜５１及び
第２導体膜５３の部分）に達するわけではない。したが
って、上記第２の実施形態のような電極ユニットの構成
であっても、容量絶縁膜５２の両端部の厚みの増大を抑
制する効果はある。

【００７７】なお、図８の点線で示すように、第１スペ
ーサ膜５５の上端が第２導体膜５３の上面と同じ位置に
なるまでシリコン酸化膜をオーバーエッチングすること
により、酸素の供給を確実に阻止することができる。し
たがって、より確実に容量絶縁膜５２の両端部の厚みの
増大を防止することができ、特に、ゲート長の微細化が
さらに進行したときにその効果が大きい。

【００７８】図９は、ゲート上絶縁膜５４の上に、さら
にシリコン窒化膜等の酸素通過阻止機能の高い絶縁膜か
らなる酸化防止膜５７を形成した容量部の構造を示す断
面図である。この場合には、第１スペーサ膜５５を形成
するためのシリコン酸化膜等の異方性エッチングを行な
う際に、オーバーエッチングしなくても、容量絶縁膜５
２の両端部付近への酸素の通過をより確実に防止するこ
とができる。したがって、オーバーエッチングに伴う下
地の損傷をより確実に防止することができるという利点
がある。

【００７９】図１０は、ゲート上絶縁膜５４からゲート
上絶縁膜５４，第２導体膜５３及び容量絶縁膜５２の側
面を覆うシリコン窒化膜等の酸化防止膜５８を設けた容
量部の構造を示す断面図である。この場合にも、簡素な
構成で、容量絶縁膜５２の両端部付近への酸素の通過を
確実に阻止することができ、容量絶縁膜５２の両端部の
厚みの増大を防止することができる。

【００８０】なお、上記各実施形態において、容量絶縁
膜としてシリコン酸化膜を用いたが、本発明における容
量部の絶縁膜はこれに限定されるものではない。例え
ば、窒化シリコン膜系の絶縁膜、例えば窒化シリコン膜
−酸化シリコン膜の２層膜（ＯＮ膜）、酸化シリコン膜
−窒化シリコン膜−酸化シリコン膜の３層膜（ＯＮＯ
膜）などを用いてもよい。さらに、オキシナイトライド
膜を用いてもよい。

【００８１】また、本発明のスペーサ膜としては、基本
的には酸素の通過を阻止する機能を有するものであれ
ば、どのような膜であってもよい。ただし、各導体膜間
や、導体膜と基板との間の電気的な接続を回避するため
には絶縁性材料からなる膜であることが好ましい。した
がって、スペーサ膜としては、上記各実施形態における
シリコン酸化膜（第１スペーサ膜）とシリコン窒化膜
（第２スペーサ膜）との積層膜のほか、図１０に示す窒
化シリコン膜の単層膜や、シリコン酸化膜−シリコン窒
化膜−シリコン酸化膜の３層の積層膜、オキシナイトラ
イド膜などの窒化シリコンを含む絶縁膜を用いることが
できる。また、上記各実施形態における第１スペーサ膜
をシリコン窒化膜で構成し、第２スペーサ膜をシリコン
酸化膜で構成してもよい。

【００８２】ただし、シリコン窒化膜はシリコン酸化膜
に比べ、リーク電流が大きくなる傾向があるので、電極
と接する直接接する部材にはシリコン酸化膜を用いるこ
とが好ましい。

【００８３】

【発明の効果】本発明の第１の半導体装置によれば、半
導体基板上に、第１の導体膜と酸化性材料を含む誘電体
膜と第２の導体膜を積層するとともに、第１の導体膜，
誘電体膜及び第２の導体膜の側面を覆う酸化膜からなる
第１のスペーサ膜と酸化膜を覆い酸素の通過阻止機能を
有する第２のスペーサ膜とを設けたので、酸素雰囲気中
での熱処理を受けても、酸素通過阻止機能を有する第２
のスペーサ膜によって、誘電体膜の両端部やこれに隣接
する第１，第２の導体膜への酸素の通過が抑制されるこ
とにより、誘電体膜の両端部の厚みの増大に起因する容
量の低下を抑制することができる。

【００８４】本発明の第２の半導体装置によれば、半導
体基板上に、ゲート絶縁膜とフローティングゲート電極
と誘電体膜からなる容量絶縁膜とコントロールゲート電
極とを積層するとともに、フローティングゲート電極の
側面上にトンネル絶縁膜と、トンネル絶縁膜を挟んでフ
ローティングゲート電極と対向する消去ゲート電極と、
コントロールゲート電極及び容量絶縁膜の側面の上に設
けられ酸素通過阻止機能を有するスペーサ膜とを設けた
ので、消去ゲート電極とフローティングゲート電極との
間に介在する酸化膜からなるトンネル絶縁膜を形成する
際に必要な酸化雰囲気中における熱処理において、容量
絶縁膜の両端部がスペーサ膜によって覆われていること
により、容量絶縁膜の両端部における厚みの増大を抑制
することができ、コントロールゲート電極−フローティ
ングゲート電極間の容量結合比の高い，書き込み・消去
等の動作速度の高いフローティングゲート型半導体記憶
装置の提供を図ることができる。

【００８５】本発明の半導体装置の製造方法によれば、
半導体基板上に第１の導体膜を形成する工程と、第１の
導体膜上に誘電体膜を形成する工程と、誘電体膜上に第
２の導体膜を形成する工程と、誘電体膜及び第２の導体
膜の側面上に少なくとも窒化シリコンを含むスペーサ膜
を形成する工程とを備えるようにしたので、この方法に
より、第４の工程で、酸素通過阻止機能の高い窒化シリ
コンを含むスペーサ膜が形成されるので、誘電体膜の両
端部における厚みの増大を抑制することが可能になる。

【図面の簡単な説明】

【図１】第１の実施形態に係るフローティングゲート型
半導体記憶装置として機能する半導体装置の断面図であ
る。

【図２】第１の実施形態に係る半導体記憶装置の製造工
程を示す断面図である。

【図３】第１の実施形態に係る記憶半導体装置と従来の
半導体記憶装置とにおける容量結合比のゲート長依存性
を示す特性図である。

【図４】トンネル絶縁膜付きフローティングゲート型半
導体記憶装置として機能する第１の変形形態に係る半導
体記憶装置の断面図である。

【図５】第２の実施形態に係る消去ゲート電極付フロー
ティングゲート型半導体記憶装置の断面図である。

【図６】第２の実施形態に係る半導体記憶装置の製造工
程のうちフローティングゲート電極形成工程までの工程
を示す断面図である。

【図７】第２の実施形態に係る半導体記憶装置の製造工
程のうちフローティングゲート電極の側面の熱酸化工程
以降の工程を示す断面図である。

【図８】シリコン酸化膜からなるゲート上絶縁膜と、オ
ーバーエッチングにより形成された第１のスペーサ膜と
を有するその他の実施形態に係る半導体記憶装置の断面
図である。

【図９】シリコン酸化膜及びその上のシリコン窒化膜か
らなるゲート上絶縁膜と、オーバーエッチングされてい
ない第１のスペーサ膜とを有するその他の実施形態に係
る半導体記憶装置の断面図である。

【図１０】シリコン酸化膜からなるゲート上絶縁膜と、
電極ユニット全体を覆うシリコン窒化膜とを有するその
他の実施形態に係る半導体記憶装置の断面図である。

【図１１】従来のフローティングゲート型半導体記憶装
置の断面図である。

【符号の説明】

７シリコン基板８ソース領域９ドレイン領域１０ゲート絶縁膜１１フローティングゲート電極１２容量絶縁膜１３コントロールゲート電極１４第１スペーサ膜１５第２スペーサ膜１６トンネル絶縁膜１７層間絶縁膜１８アルミニウム電極２０ゲート絶縁膜２１フローティングゲート電極２２容量絶縁膜２３コントロールゲート電極２４ゲート上絶縁膜２５トンネル絶縁膜２６消去ゲート電極２７第１スペーサ膜２８第２スペーサ膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 27/115 29/78

Claims

【特許請求の範囲】

【請求項１】半導体基板と、上記半導体基板上に設けられた第１の導体膜と、上記第１の導体膜の上に設けられ酸化性材料を含む誘電
体膜と、上記誘電体膜の上に設けられた第２の導体膜と、上記第１の導体膜，誘電体膜及び第２の導体膜の側面を
覆う酸化膜からなる第１のスペーサ膜と、上記第１のスペーサ膜を覆い酸素の通過阻止機能を有す
る第２のスペーサ膜とを備えている半導体装置。
【請求項２】請求項１記載の半導体装置において、上記半導体装置は、半導体基板上に設けられたゲート絶
縁膜と、上記ゲート絶縁膜の上に設けられたフローティ
ングゲート電極と、上記フローティングゲート電極の上
に設けられた容量絶縁膜と、上記容量絶縁膜の上に設け
られたコントロールゲート電極とを備えた不揮発性半導
体記憶装置であり、上記第１の導体膜は上記フローティングゲート電極であ
り、上記誘電体膜は上記容量絶縁膜であり、上記第２の導体膜は上記コントロールゲート電極である
ことを特徴とする半導体装置。
【請求項３】請求項１又は２記載の半導体装置におい
て、上記第２の導体膜の上に設けられた導体部保護膜をさら
に備え、上記第１のスペーサ膜は、上記導体部保護膜の側面上ま
で延びていることを特徴とする半導体装置。
【請求項４】請求項３記載の半導体装置において、上記導体部保護膜は酸化膜により構成されており、上記第１のスペーサ膜の上端部は、上記導体部保護膜の
上面の高さ位置よりも低いことを特徴とする半導体装
置。
【請求項５】請求項３記載の半導体装置において、上記導体部保護膜は、酸化膜からなる第１の導体部保護
膜と、該第１の導体部保護膜の上に設けられ酸素の通過
阻止機能を有する第２の導体部保護膜とにより構成され
ており、上記第１のスペーサ膜は、上記第１の導体部保護膜及び
第２の導体部保護膜の側面上まで延びていることを特徴
とする半導体装置。
【請求項６】請求項１〜５のうちいずれか１つに記載
の半導体装置において、上記第２のスペーサ膜は、窒化シリコンを含む膜である
ことを特徴とする半導体装置。
【請求項７】請求項１〜５のうちいずれか１つに記載
の半導体装置において、上記第１，第２のスペーサ膜は、上記第１の導体膜，誘
電体膜及び第２の導体膜全体の上面及び両側面を覆うよ
うに設けられていることを特徴とする半導体装置。
【請求項８】請求項１〜７のうちいずれか１つに記載
の半導体装置において、上記第２のスペーサ膜は、オキシナイトライドを含む膜
であることを特徴とする半導体装置。
【請求項９】半導体基板と、上記半導体基板の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたフローティングゲー
ト電極と、上記フローティングゲート電極の上に設けられた誘電体
膜からなる容量絶縁膜と、上記容量絶縁膜の上に形成されたコントロールゲート電
極と、上記フローティングゲート電極の側面上又は側面と表面
上の一部に形成されたトンネル絶縁膜と、上記トンネル絶縁膜を挟んで上記フローティングゲート
電極と対向する消去ゲート電極と、上記コントロールゲート電極及び容量絶縁膜の側面の上
に設けられ酸素通過阻止機能を有するスペーサ膜とを備
えていることを特徴とする半導体装置。
【請求項１０】請求項９記載の半導体装置において、上記スペーサ膜は、上記コントロールゲート電極及び容
量絶縁膜の上に設けられた第１のスペーサ膜と、該第１
のスペーサ膜の上に設けられた第２のスペーサ膜とから
なり、上記第１のスペーサ膜及び第２のスペーサ膜のうち少な
くともいずれか一方が酸素通過阻止機能を有することを
特徴とする半導体装置。
【請求項１１】請求項１０記載の半導体装置におい
て、上記第１のスペーサ膜は酸化膜であり、上記第２のスペーサ膜は酸素通過阻止機能を有する膜で
あることを特徴とする半導体装置。
【請求項１２】請求項１１記載の半導体装置におい
て、上記コントロールゲート電極の上に設けられた導体部保
護膜をさらに備え、上記第１のスペーサ膜は、上記導体部保護膜の側面上ま
で延びていることを特徴とする半導体装置。
【請求項１３】請求項１１記載の半導体装置におい
て、上記導体部保護膜は酸化膜により構成されており、上記第１のスペーサ膜の上端部は、上記導体部保護膜の
上面の高さ位置よりも低いことを特徴とする半導体装
置。
【請求項１４】請求項１１記載の半導体装置におい
て、上記導体部保護膜は、酸化膜からなる第１の導体部保護
膜と、該第１の導体部保護膜の上に設けられ酸素の通過
阻止機能を有する第２の導体部保護膜とにより構成され
ており、上記第１のスペーサ膜は、上記第１の導体部保護膜及び
第２の導体部保護膜の側面上まで延びていることを特徴
とする半導体装置。
【請求項１５】請求項１０〜１４のうちいずれか１つ
に記載の半導体装置において、上記第２のスペーサ膜は、オキシナイトライドを含む膜
であることを特徴とする半導体装置。
【請求項１６】請求項９記載の半導体装置において、上記スペーサ膜は、上記コントロールゲート電極及び容
量絶縁膜全体の上面及び側面を覆うように設けられてい
ることを特徴とする半導体装置。
【請求項１７】半導体基板上に第１の導体膜を形成す
る第１の工程と、上記第１の導体膜上に誘電体膜を形成する第２の工程
と、上記誘電体膜上に第２の導体膜を形成する第３の工程
と、少なくとも上記誘電体膜及び上記第２の導体膜の側面上
に少なくとも窒化シリコンを含むスペーサ膜を形成する
第４の工程とを備えていることを特徴とする半導体装置
の製造方法。
【請求項１８】請求項１７記載の半導体装置の製造方
法において、上記第１の工程の前に、半導体基板上にゲート絶縁膜を
形成する工程をさらに備え、上記第１〜第３の工程では、フローティングゲート電極
用導体膜，容量絶縁膜用絶縁膜及びコントロールゲート
電極用導体膜を順次積層した後、上記各膜をパターニン
グすることにより、上記第１の導体膜としてのフローテ
ィングゲート電極と、上記誘電体膜としての容量絶縁膜
と、上記第２の導体膜としてのコントロールゲート電極
とを形成し、上記第４の工程は、上記第３の工程の後で、上記コント
ロールゲート電極，容量絶縁膜及びフローティングゲー
ト電極の側面上に上記スペーサ膜を形成することを特徴
とする半導体装置の製造方法。
【請求項１９】請求項１７記載の半導体装置の製造方
法において、上記第１の工程の前に、半導体基板上にゲート絶縁膜を
形成する工程をさらに備え、上記第１及び第２の工程では、フローティングゲート電
極用導体膜，容量絶縁膜用絶縁膜及びコントロールゲー
ト電極用導体膜を順次積層した後、上記コントロールゲ
ート電極用導体膜及び容量絶縁膜をパターニングするこ
とにより、上記第２の導体膜としてのコントロールゲー
ト電極と、上記誘電体膜としての容量絶縁膜とを形成
し、上記第４の工程では、上記スペーサ膜を上記コントロー
ルゲート電極及び容量絶縁膜の側面上に形成し、上記第３の工程では、上記第４の工程の後に、上記コン
トロールゲート電極及び容量絶縁膜をマスクとして上記
フローティングゲート電極用導体膜をパターニングする
ことにより、側面が露出した上記第１の導体膜としての
フローティングゲート電極を形成し、上記第３の工程の後に、上記フローティングゲート電極
の露出している側面を熱酸化して酸化膜からなるトンネ
ル絶縁膜を形成する工程と、上記トンネル絶縁膜を挟んで上記フローティングゲート
電極に対向する消去ゲート電極を形成する工程とをさら
に備えていることを特徴とする半導体装置の製造方法。
【請求項２０】請求項１７〜１９のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第４の工程では、シリコン窒化膜の単層膜からなる
スペーサ膜を形成することを特徴とする半導体装置の製
造方法。
【請求項２１】請求項１７〜１９のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第４の工程では、シリコン窒化膜と酸化膜との積層
膜を含むスペーサ膜を形成することを特徴とする半導体
装置の製造方法。
【請求項２２】請求項１７〜１９のうちいずれか１つ
に記載の半導体装置の製造方法において、上記第４の工程では、オキシナイトライド膜を含むスペ
ーサ膜を形成することを特徴とする半導体装置の製造方
法。