JPH0738435B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0738435B2 JPH0738435B2 JP61138527A JP13852786A JPH0738435B2 JP H0738435 B2 JPH0738435 B2 JP H0738435B2 JP 61138527 A JP61138527 A JP 61138527A JP 13852786 A JP13852786 A JP 13852786A JP H0738435 B2 JPH0738435 B2 JP H0738435B2
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- JP
- Japan
- Prior art keywords
- silicon substrate
- groove
- semiconductor device
- forming
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
- H10P90/19—Preparing inhomogeneous wafers
- H10P90/1904—Preparing vertically inhomogeneous wafers
- H10P90/1906—Preparing SOI wafers
- H10P90/1908—Preparing SOI wafers using silicon implanted buried insulating layers, e.g. oxide layers [SIMOX]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
Landscapes
- Element Separation (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置及びその製造方法に関し、特に埋込
み絶縁物領域を有する基板上に半導体装置を形成した、
いわゆるSOI（Silicon-on-Insulator）構造を有する半
導体装置およびその製造方法に関するものである。
み絶縁物領域を有する基板上に半導体装置を形成した、
いわゆるSOI（Silicon-on-Insulator）構造を有する半
導体装置およびその製造方法に関するものである。
従来の技術 集積回路は近年高密度化，高速化，大容量化等々の点で
急速に発展している。とりわけ、高速性と低消費電力性
を兼ね備えた相補性MOS型回路（CMOSと以下略す）を基
本回路とした集積回路は、数年後には集積回路のほとん
どの分野で中心的な役割を果たすものと予測されてい
る。
急速に発展している。とりわけ、高速性と低消費電力性
を兼ね備えた相補性MOS型回路（CMOSと以下略す）を基
本回路とした集積回路は、数年後には集積回路のほとん
どの分野で中心的な役割を果たすものと予測されてい
る。
こうしたCMOS技術のなかでもとりわけ将来を有望視され
ているのがSOI構造を用いたSOI-CMOS技術である。これ
は、CMOS技術にSIO構造を適用することによってラッチ
アップ現象をなくすことができ高密度化が図れること
と、寄性容量が低減でき高速、低消費電力化が図れるか
らである。
ているのがSOI構造を用いたSOI-CMOS技術である。これ
は、CMOS技術にSIO構造を適用することによってラッチ
アップ現象をなくすことができ高密度化が図れること
と、寄性容量が低減でき高速、低消費電力化が図れるか
らである。
SOI構造形成方法として数多くの報告がされているが、
そのなかでも酸素または窒素をシリコン基板にイオン注
入して酸化膜層または窒化膜層を形成する方法が最も実
用化に近いところにあると考えられている。
そのなかでも酸素または窒素をシリコン基板にイオン注
入して酸化膜層または窒化膜層を形成する方法が最も実
用化に近いところにあると考えられている。
第４図は窒素をイオン注入して埋込み窒化膜層を形成す
る際の従来のプロセスの一例を示したものである。〔例
えばG.Zimmer他;IEEEトランスアクション オン エレ
クトロンデバイス（Trans.ED,vol.ED-30,No.11,p.1515
（1983）〕まずシリコン基板１を熱酸化し、500Å程度
の酸化膜２を形成する（第４図（ｂ））。これは窒素イ
オン注入時に生じるシリコン基板表面でのスパッタリン
グ防止および表面汚染の防止のためである。続いて加速
エネルギー150KeV,ドーズ量２×1018／cm2程度の窒素イ
オン注入を行う。この際窒素イオンは投影飛程RP約3500
Å，偏差約900Åのガウス分布に近い形状となる。次に
酸化膜２を除去した後、CVD法により数1000Åの酸化膜
３をキャップとして堆積し1100℃から1200℃の不活性ガ
ス（例えば窒素，アルゴン等）中で数時間の熱処理を行
う。この熱処理によってイオン注入した窒素原子は近傍
のシリコン原子と反応し、埋込み窒化膜領域４が形成さ
れる（第４図（Ｃ））。過剰な窒素原子は基板の表面ま
たは裏面に向って拡散し、シリコンと反応して窒化膜領
域４の一部を形成する。こうして約2500Åの窒化膜領域
４が形成され、シリコン基板１から絶縁分離されたシリ
コン領域５が得られる。
る際の従来のプロセスの一例を示したものである。〔例
えばG.Zimmer他;IEEEトランスアクション オン エレ
クトロンデバイス（Trans.ED,vol.ED-30,No.11,p.1515
（1983）〕まずシリコン基板１を熱酸化し、500Å程度
の酸化膜２を形成する（第４図（ｂ））。これは窒素イ
オン注入時に生じるシリコン基板表面でのスパッタリン
グ防止および表面汚染の防止のためである。続いて加速
エネルギー150KeV,ドーズ量２×1018／cm2程度の窒素イ
オン注入を行う。この際窒素イオンは投影飛程RP約3500
Å，偏差約900Åのガウス分布に近い形状となる。次に
酸化膜２を除去した後、CVD法により数1000Åの酸化膜
３をキャップとして堆積し1100℃から1200℃の不活性ガ
ス（例えば窒素，アルゴン等）中で数時間の熱処理を行
う。この熱処理によってイオン注入した窒素原子は近傍
のシリコン原子と反応し、埋込み窒化膜領域４が形成さ
れる（第４図（Ｃ））。過剰な窒素原子は基板の表面ま
たは裏面に向って拡散し、シリコンと反応して窒化膜領
域４の一部を形成する。こうして約2500Åの窒化膜領域
４が形成され、シリコン基板１から絶縁分離されたシリ
コン領域５が得られる。
発明が解決しようとする問題点 以上の様な方法で形成したSOI構造にCMOS回路を形成し
た場合ラッチアップフリーでかつ寄生容量が小さいこと
が知られているが、他面バルク素子に比べて接合でのリ
ーク電流が大きくまた変換コンダクタンスgm（gm＝ΔI
DS／ΔVDS）が小さい、素子特性のバラツキが大きい等
の問題があった。これらの原因として絶縁分離されたシ
リコン領域５に存在する結晶欠陥や歪によってキャリア
ライフタイムが短くなっていることが一因と考えられ
る。シリコン基板に酸素または窒素イオンを注入して埋
込み絶縁膜を形成した場合、絶縁膜の数10％にも及ぶ体
積膨張を生じること、さらに体積膨張にともなって生じ
るシリコン中の応力が必ずしも等方的ではないこと、に
よってこの様な歪や結晶欠陥が生じるものと考えられ
る。
た場合ラッチアップフリーでかつ寄生容量が小さいこと
が知られているが、他面バルク素子に比べて接合でのリ
ーク電流が大きくまた変換コンダクタンスgm（gm＝ΔI
DS／ΔVDS）が小さい、素子特性のバラツキが大きい等
の問題があった。これらの原因として絶縁分離されたシ
リコン領域５に存在する結晶欠陥や歪によってキャリア
ライフタイムが短くなっていることが一因と考えられ
る。シリコン基板に酸素または窒素イオンを注入して埋
込み絶縁膜を形成した場合、絶縁膜の数10％にも及ぶ体
積膨張を生じること、さらに体積膨張にともなって生じ
るシリコン中の応力が必ずしも等方的ではないこと、に
よってこの様な歪や結晶欠陥が生じるものと考えられ
る。
問題点を解決するための手段 本発明は従来技術のこの様な問題点に鑑みてなされたも
ので、表面シリコン領域を埋込み絶縁膜に達する溝で分
離して高ドーズイオン注入による体積膨張に起因する歪
を小さくし、キャリアライフタイムの低下等の問題点を
解決しようとするものである。
ので、表面シリコン領域を埋込み絶縁膜に達する溝で分
離して高ドーズイオン注入による体積膨張に起因する歪
を小さくし、キャリアライフタイムの低下等の問題点を
解決しようとするものである。
本発明の半導体装置の製造方法ではシリコン基板に溝形
成した後、酸素または窒素イオンをイオン注入して埋込
み絶縁物領域を形成する。イオン注入を溝形成に先行し
て行うこともできるが、この場合に本発明の目的を達す
るためには溝形成後に充分な高温熱処理を必要とする。
溝深さは絶縁物形成にともなう体積膨張による歪を解消
するため、埋込み絶縁物領域に達するかあるいはそれ以
上であることが必要である。望ましくは大略埋込み絶縁
物領域底面に達する深さであるのが良い。溝が深すぎる
と後工程での平坦化が困難となるからである。また必要
に応じ埋込み絶縁物領域を形成して後、表面単結晶シリ
コン領域上のシリコンのエピタキシャル成長を行い、よ
り良質のSOI構造を得ることもできる。
成した後、酸素または窒素イオンをイオン注入して埋込
み絶縁物領域を形成する。イオン注入を溝形成に先行し
て行うこともできるが、この場合に本発明の目的を達す
るためには溝形成後に充分な高温熱処理を必要とする。
溝深さは絶縁物形成にともなう体積膨張による歪を解消
するため、埋込み絶縁物領域に達するかあるいはそれ以
上であることが必要である。望ましくは大略埋込み絶縁
物領域底面に達する深さであるのが良い。溝が深すぎる
と後工程での平坦化が困難となるからである。また必要
に応じ埋込み絶縁物領域を形成して後、表面単結晶シリ
コン領域上のシリコンのエピタキシャル成長を行い、よ
り良質のSOI構造を得ることもできる。
作用 この様にシリコン基板に溝形成して酸素または窒素イオ
ン注入し埋込み絶縁物領域形成すると、絶縁物領域形成
にともなう体積膨張による歪が溝によって緩和されるた
め、結晶性の良好なSOI構造が得られる。歪の緩和のた
めにはできるだけ短い周期で溝を配置するのが望ましい
が、他方、溝を多くすると活性領域として使用できる領
域が狭くなるので埋込み絶縁膜形成条件により溝配置を
最適化することが望ましい。
ン注入し埋込み絶縁物領域形成すると、絶縁物領域形成
にともなう体積膨張による歪が溝によって緩和されるた
め、結晶性の良好なSOI構造が得られる。歪の緩和のた
めにはできるだけ短い周期で溝を配置するのが望ましい
が、他方、溝を多くすると活性領域として使用できる領
域が狭くなるので埋込み絶縁膜形成条件により溝配置を
最適化することが望ましい。
実施例 以下に、本発明の半導体装置の製造方法について実施例
を用いて説明する。第１図は本発明の半導体装置の製造
方法により形成された半導体装置の一実施例を示したも
ので、CMOS（相補型MOS）インバータの横断面図であ
る。シリコン基板１中に形成された埋込み酸化膜６と埋
込み酸化膜によりシリコン基板１から分離されたSi層7,
さらにその上にエピタキシャル成長したSi層8,エピタキ
シャル層８を分割している溝9,熱酸化膜10,からなるSOI
構造中に、PMOSトランジスタのソース11,ドレイン12及
びNMOSトランジスタのソース13,ドレイン14,ゲート電極
15,Al配線16が形成されている。分離されたSi層は溝９
とその上に形成された熱酸化膜10によりストレスが緩和
されるので、その上に形成されたMOSトランジスタはバ
ルク素子並の相互コンダクタンスを有しかつ高速動作す
る。
を用いて説明する。第１図は本発明の半導体装置の製造
方法により形成された半導体装置の一実施例を示したも
ので、CMOS（相補型MOS）インバータの横断面図であ
る。シリコン基板１中に形成された埋込み酸化膜６と埋
込み酸化膜によりシリコン基板１から分離されたSi層7,
さらにその上にエピタキシャル成長したSi層8,エピタキ
シャル層８を分割している溝9,熱酸化膜10,からなるSOI
構造中に、PMOSトランジスタのソース11,ドレイン12及
びNMOSトランジスタのソース13,ドレイン14,ゲート電極
15,Al配線16が形成されている。分離されたSi層は溝９
とその上に形成された熱酸化膜10によりストレスが緩和
されるので、その上に形成されたMOSトランジスタはバ
ルク素子並の相互コンダクタンスを有しかつ高速動作す
る。
第２図の工程断面図を用いて本実施例の半導体装置の製
造方法を説明する。第２図（ａ）に示す様にまずシリコ
ン基板１に酸化膜17をCVD法により約１μｍ堆積する。
続いて同図（ｂ）に示す様に、フォトリソグラフィ技術
によってフォトレジストパターン（図示せず）を形成
し、これをマスクとして酸化膜17をエッチングした後、
フォトレジストを除去する。パターンニングされた酸化
膜17をマスクにシリコン基板１をエッチングし、溝９を
形成する。CVD酸化膜17及びシリコン基板１のエッチン
グには反応性イオンエッチングを用いた。CVD酸化膜17
のエッチングにはCHF3とC2F6の混合ガスをエッチングガ
スとして用い、シリコン基板１の場合にはCCl4とCl2の
混合ガスを用いたが、公知の他のガスを用いても何ら問
題はない。次にCVD酸化膜17をHF系の水溶液で除去した
後、酸素イオン注入を行う（第２図（ｃ））。酸素イオ
ン注入は加速電圧200KV,ドーズ量1.5〜2.5×1018／cm2
で行った。酸素イオン注入の後、N2中1200℃前後で数時
間熱処理をすると表面から約0.2μｍ深さに厚さ0.2〜0.
4μｍの酸化膜６が形成された。この様にしてシリコン
基板１から分離された表面シリコン領域７は、溝９が存
在するために、熱処理の際に酸化膜６の表面が露出する
ことになり、酸化膜６形成時のストレスが緩和され、良
質の結晶性となる。次に第３図（ｄ）の様にシリコンエ
ピタキシャル層18をCVD法により約0.5μｍ堆積した。表
面シリコン領域が従来に比べて良質であるから、エピタ
キシャル層18も従来に比べて良質なものになる。このエ
ピタキシャル層18及び表面シリコン領域７に公知のCMOS
プロセスを適用して第２図（ｅ）に示すCMOS素子が完成
する。
造方法を説明する。第２図（ａ）に示す様にまずシリコ
ン基板１に酸化膜17をCVD法により約１μｍ堆積する。
続いて同図（ｂ）に示す様に、フォトリソグラフィ技術
によってフォトレジストパターン（図示せず）を形成
し、これをマスクとして酸化膜17をエッチングした後、
フォトレジストを除去する。パターンニングされた酸化
膜17をマスクにシリコン基板１をエッチングし、溝９を
形成する。CVD酸化膜17及びシリコン基板１のエッチン
グには反応性イオンエッチングを用いた。CVD酸化膜17
のエッチングにはCHF3とC2F6の混合ガスをエッチングガ
スとして用い、シリコン基板１の場合にはCCl4とCl2の
混合ガスを用いたが、公知の他のガスを用いても何ら問
題はない。次にCVD酸化膜17をHF系の水溶液で除去した
後、酸素イオン注入を行う（第２図（ｃ））。酸素イオ
ン注入は加速電圧200KV,ドーズ量1.5〜2.5×1018／cm2
で行った。酸素イオン注入の後、N2中1200℃前後で数時
間熱処理をすると表面から約0.2μｍ深さに厚さ0.2〜0.
4μｍの酸化膜６が形成された。この様にしてシリコン
基板１から分離された表面シリコン領域７は、溝９が存
在するために、熱処理の際に酸化膜６の表面が露出する
ことになり、酸化膜６形成時のストレスが緩和され、良
質の結晶性となる。次に第３図（ｄ）の様にシリコンエ
ピタキシャル層18をCVD法により約0.5μｍ堆積した。表
面シリコン領域が従来に比べて良質であるから、エピタ
キシャル層18も従来に比べて良質なものになる。このエ
ピタキシャル層18及び表面シリコン領域７に公知のCMOS
プロセスを適用して第２図（ｅ）に示すCMOS素子が完成
する。
本発明の製造方法の第２の実施例を第３図（ａ）〜
（ｄ）の工程断面図を用いて説明する。
（ｄ）の工程断面図を用いて説明する。
第３図（ａ）から（ｃ）までは第１の実施例と同じであ
る。酸素イオン注入後熱処理し、埋込み酸化膜６を形成
したあと、多結晶シリコンを0.5〜１μｍ堆積してホト
レジストと多結晶シリコン等速反応性イオンエッチング
による平坦化を行う。これによって溝９は多結晶シリコ
ン19で埋められ、平坦性の良い表面が得られた。続いて
公知のCMOSプロセスを適用して第３図（ｄ）に示すCMOS
素子が得られた。
る。酸素イオン注入後熱処理し、埋込み酸化膜６を形成
したあと、多結晶シリコンを0.5〜１μｍ堆積してホト
レジストと多結晶シリコン等速反応性イオンエッチング
による平坦化を行う。これによって溝９は多結晶シリコ
ン19で埋められ、平坦性の良い表面が得られた。続いて
公知のCMOSプロセスを適用して第３図（ｄ）に示すCMOS
素子が得られた。
こうして作製したMOSトランジスタを評価した結果、バ
ルク素子に比べても移動度や相互コンダクタンスは劣る
ことはなく、むしろ接合容量が小さく高密度化しやすい
というSOI構造のメリットが引き出せることが明らかと
なった。また素子間の分離領域に溝を配置することによ
って溝の占有面積を小さくすることもできるため、個々
の素子の周囲にこの様な溝を配置することも可能であ
る。
ルク素子に比べても移動度や相互コンダクタンスは劣る
ことはなく、むしろ接合容量が小さく高密度化しやすい
というSOI構造のメリットが引き出せることが明らかと
なった。また素子間の分離領域に溝を配置することによ
って溝の占有面積を小さくすることもできるため、個々
の素子の周囲にこの様な溝を配置することも可能であ
る。
なお、第２図及び第３図に示された実施例における半導
体装置の製造方法では、まずシリコン基板１に溝９を形
成した後に酸素イオン注入を行っているが、先にシリコ
ン基板１に酸素イオン注入を行った後に溝９を形成して
も同様の効果を得ることができる。但し、この場合溝９
を形成した後に充分な高温熱処理を必要とする。さら
に、実施例では、酸素イオン注入により埋込み酸化膜を
形成する場合について述べたが、窒素イオン注入により
埋込み窒化膜を形成する場合にも本発明が適用できるこ
とは明らかである。
体装置の製造方法では、まずシリコン基板１に溝９を形
成した後に酸素イオン注入を行っているが、先にシリコ
ン基板１に酸素イオン注入を行った後に溝９を形成して
も同様の効果を得ることができる。但し、この場合溝９
を形成した後に充分な高温熱処理を必要とする。さら
に、実施例では、酸素イオン注入により埋込み酸化膜を
形成する場合について述べたが、窒素イオン注入により
埋込み窒化膜を形成する場合にも本発明が適用できるこ
とは明らかである。
発明の効果 以上のように本発明によれば高密度集積した高性能SOI
構造の半導体装置が得られる。
構造の半導体装置が得られる。
第１図は本発明の一実施例における半導体装置の断面
図、第２図及び第３図は同半導体装置の製造方法を示す
工程断面図、第４図は従来の窒素イオン注入による埋込
み窒化膜形成方法を示す工程断面図である。 １……シリコン基板、６……埋込み酸化膜、７……分離
されたSi領域、８……シリコンエピタキシャル領域。
図、第２図及び第３図は同半導体装置の製造方法を示す
工程断面図、第４図は従来の窒素イオン注入による埋込
み窒化膜形成方法を示す工程断面図である。 １……シリコン基板、６……埋込み酸化膜、７……分離
されたSi領域、８……シリコンエピタキシャル領域。
Claims (4)
- 【請求項１】シリコン基板に溝を形成する溝形成工程
と、前記溝形成工程の後酸素イオンまたは窒素イオンを
打ち込み、前記シリコン基板の前記溝の形成されていな
い領域において前記シリコン基板表面と前記溝の底面の
間に埋込み絶縁物領域を形成する埋込み絶縁物領域形成
工程と、前記絶縁物領域形成工程の後前記シリコン基板
を熱処理する熱処理工程とを有する半導体装置の製造方
法。 - 【請求項２】熱処理工程の後、エピタキシャル層を形成
するエピタキシャル層形成工程を付加したことを特徴と
する特許請求の範囲第１項記載の半導体装置の製造方
法。 - 【請求項３】シリコン基板に酸素イオンまたは窒素イオ
ンを打ち込んで埋込み絶縁物領域を形成する埋込み絶縁
物領域形成工程と、前記埋込み絶縁物領域形成工程の後
前記埋込み絶縁物領域に到達する深さの溝を形成する溝
形成工程と、前記溝形成工程の後前記シリコン基板を熱
処理する熱処理工程とを有する半導体装置の製造方法。 - 【請求項４】熱処理工程の後、エピタキシャル層を形成
するエピタキシャル層形成工程を付加したことを特徴と
する特許請求の範囲第３項記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138527A JPH0738435B2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
| US07/355,815 US4997786A (en) | 1986-06-13 | 1989-05-15 | Method of fabricating a semiconductor device having buried insulation layer separated by ditches |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61138527A JPH0738435B2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62293761A JPS62293761A (ja) | 1987-12-21 |
| JPH0738435B2 true JPH0738435B2 (ja) | 1995-04-26 |
Family
ID=15224236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61138527A Expired - Lifetime JPH0738435B2 (ja) | 1986-06-13 | 1986-06-13 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4997786A (ja) |
| JP (1) | JPH0738435B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE470464B (sv) * | 1992-09-10 | 1994-04-18 | Electrolux Res & Innovation | Isolering för kyl- eller frysskåp |
| FR2746544B1 (fr) * | 1996-03-20 | 1998-05-15 | Commissariat Energie Atomique | Substrat de type silicium sur isolant pour la fabrication de transistors et procede de preparation d'un tel substrat |
| JPH09298195A (ja) * | 1996-05-08 | 1997-11-18 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5795813A (en) * | 1996-05-31 | 1998-08-18 | The United States Of America As Represented By The Secretary Of The Navy | Radiation-hardening of SOI by ion implantation into the buried oxide layer |
| US6080612A (en) * | 1998-05-20 | 2000-06-27 | Sharp Laboratories Of America, Inc. | Method of forming an ultra-thin SOI electrostatic discharge protection device |
| US6013936A (en) * | 1998-08-06 | 2000-01-11 | International Business Machines Corporation | Double silicon-on-insulator device and method therefor |
| US6232170B1 (en) * | 1999-06-16 | 2001-05-15 | International Business Machines Corporation | Method of fabricating trench for SOI merged logic DRAM |
| US6486043B1 (en) * | 2000-08-31 | 2002-11-26 | International Business Machines Corporation | Method of forming dislocation filter in merged SOI and non-SOI chips |
| US7115463B2 (en) * | 2004-08-20 | 2006-10-03 | International Business Machines Corporation | Patterning SOI with silicon mask to create box at different depths |
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| JP2007142134A (ja) * | 2005-11-18 | 2007-06-07 | Sumco Corp | Ｓｏｉ基板の製造方法 |
| JP4752491B2 (ja) * | 2005-12-22 | 2011-08-17 | 株式会社ニコン | デバイス製造方法、マスク、デバイス |
| DE102006007053B4 (de) * | 2006-02-15 | 2008-08-14 | Infineon Technologies Austria Ag | Optimierte dielektrische Isolationsstrukturen und Verfahren zu deren Herstellung |
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