JPS6084831A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6084831A JPS6084831A JP58191670A JP19167083A JPS6084831A JP S6084831 A JPS6084831 A JP S6084831A JP 58191670 A JP58191670 A JP 58191670A JP 19167083 A JP19167083 A JP 19167083A JP S6084831 A JPS6084831 A JP S6084831A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- depth
- semiconductor substrate
- etching
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0148—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising introducing impurities in side walls or bottom walls of trenches, e.g. for forming channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に集積化半
導体装置の能動領域を決定する素子分離領域（フィール
ド領域）形成のだめの、半導体基板への溝の形成に関す
るものである。
導体装置の能動領域を決定する素子分離領域（フィール
ド領域）形成のだめの、半導体基板への溝の形成に関す
るものである。
（従来例の鑵虚、Ｌ−モの闇頚占）
半導体装置の高集積化が進むにつれて、能動領域とフィ
ールド領域の分離工程、いわゆる素子分離工程で、半導
体基板の素子分離領域に相当する箇所にＵ字形の溝を形
成する方法がよく用いられている。Ｕ字形の溝を形成す
る方法としては、反応性イオンエツチングに代表される
ドライエツチングが用いられているが、エツチング速度
のウェハー内の不均一性により、溝の深さがばらつき、
所定の深さの溝を安定して形成することが困難であった
。
ールド領域の分離工程、いわゆる素子分離工程で、半導
体基板の素子分離領域に相当する箇所にＵ字形の溝を形
成する方法がよく用いられている。Ｕ字形の溝を形成す
る方法としては、反応性イオンエツチングに代表される
ドライエツチングが用いられているが、エツチング速度
のウェハー内の不均一性により、溝の深さがばらつき、
所定の深さの溝を安定して形成することが困難であった
。
（発明の目的）
本発明は、素子分離領域の微細化のために、半導体基板
に再現性および制御性良くＵ字溝を形成することを目的
とするものである。
に再現性および制御性良くＵ字溝を形成することを目的
とするものである。
（発明の構成）
本発明は、半導体基板の素子分離領域に相当する箇所の
所定の深さに、イオン注入によシネ鈍物層を選択的に形
成し、その後、エツチング処理を施こし、前記不純物層
の深さまでの溝を形成する。
所定の深さに、イオン注入によシネ鈍物層を選択的に形
成し、その後、エツチング処理を施こし、前記不純物層
の深さまでの溝を形成する。
この場合、イオン注入で形成された不純物層の工ッチン
グ速度が、半導体基板のエツチング速度に比較して数分
の１以下になることから、半導体基板のエツチングは、
上記不純物層で停止する也とになる。本発明により、半
導体基板に形成されたＵ字形の溝の深さは、イオン注入
により形成された不純物層の深さで決定され、その均一
性が向上する。
グ速度が、半導体基板のエツチング速度に比較して数分
の１以下になることから、半導体基板のエツチングは、
上記不純物層で停止する也とになる。本発明により、半
導体基板に形成されたＵ字形の溝の深さは、イオン注入
により形成された不純物層の深さで決定され、その均一
性が向上する。
（実施例の説明）
以下、実施例を図面に基づいて説明する。
第１図は、本発明の一実施例を示したもので、まず、第
１図（ａ）に示したように、シリコン基板１上に１ホト
レジスト２からなる所要パターンが形成され、このホト
レジスト２をマスクとして、イオン注入法により酸素イ
オン（０＋）が１５ｏＫｅｖで７リコン基板１に注入さ
れる。本実施例では、ドースＨ１，２Ｘ １０１８１５
で行なった。このときのグロジェクションレンジ（Ｒｐ
）は約０４μｍでアシ、この結果、第１図（ｂ）に示
したように、仁の深さの領域にＳｉＯｘ （Ｘ≧２）か
らなる０＋注入膚３が形成される。この後、ホトレジス
ト２をマスクとして、塩素系ガスを主成分とするガスを
使用したドライエツチングによシシリコン基板ｌに異方
性エツチング処理を施し、第１図（Ｃ）に示したように
０字形溝４を得た。本実施例のエツチング条件下では、
イオン注入により形成されたＳｉＯｘ層とＳｉのエツチ
ング速度比は、Ｓｉ／ＳｉＯｘ ） １０が得られてい
る。
１図（ａ）に示したように、シリコン基板１上に１ホト
レジスト２からなる所要パターンが形成され、このホト
レジスト２をマスクとして、イオン注入法により酸素イ
オン（０＋）が１５ｏＫｅｖで７リコン基板１に注入さ
れる。本実施例では、ドースＨ１，２Ｘ １０１８１５
で行なった。このときのグロジェクションレンジ（Ｒｐ
）は約０４μｍでアシ、この結果、第１図（ｂ）に示
したように、仁の深さの領域にＳｉＯｘ （Ｘ≧２）か
らなる０＋注入膚３が形成される。この後、ホトレジス
ト２をマスクとして、塩素系ガスを主成分とするガスを
使用したドライエツチングによシシリコン基板ｌに異方
性エツチング処理を施し、第１図（Ｃ）に示したように
０字形溝４を得た。本実施例のエツチング条件下では、
イオン注入により形成されたＳｉＯｘ層とＳｉのエツチ
ング速度比は、Ｓｉ／ＳｉＯｘ ） １０が得られてい
る。
又、このエツチング条件でのＳｉエツチング速度の均一
性は、ウェハー内で、±５％である。
性は、ウェハー内で、±５％である。
第２図は、本実施例のエツチング条件下で、従来法によ
シシリコン基板にＵ字形溝を形成した場合と、本発明方
法の場合とのウェハー内の溝の深さのばらつきを示した
ものである。これによると、本発明方法によるばらつき
は、従来法のそれに比較して１／１０以下であり、測定
誤差の範囲に入る程小さいことがわかる。
シシリコン基板にＵ字形溝を形成した場合と、本発明方
法の場合とのウェハー内の溝の深さのばらつきを示した
ものである。これによると、本発明方法によるばらつき
は、従来法のそれに比較して１／１０以下であり、測定
誤差の範囲に入る程小さいことがわかる。
なお、本実施例では、イオン注入する不純物として酸素
を用いたが、他の不純物、例えば窒素でも可能である。
を用いたが、他の不純物、例えば窒素でも可能である。
（発明の効果）
以上説明したように、本発明によれば、半導体基板に形
成される溝の深さは、エツチング速度のばらつきに依存
することなく、イオン注入にょシ制御されるため、ばら
つきが非常に小さなものとなり、工程の均一性、安定性
が得られ、半導体装置の品質の向上を図ることができる
。
成される溝の深さは、エツチング速度のばらつきに依存
することなく、イオン注入にょシ制御されるため、ばら
つきが非常に小さなものとなり、工程の均一性、安定性
が得られ、半導体装置の品質の向上を図ることができる
。
第１図は、本発明の一実施例の製造工程を示す断面図、
第２図は、従来法と本発明方法により得られたＵ字形溝
の深さのばらつきを比較した図である。 １ ・・・・・・・・・７リコン基板、 ２ ・曲面
ホトレジスト、３・・・・・・・・・０ 注入層、 ４
・・・・・・・・・Ｕ字形溝。 特許出願人 松下電子工業株式会社 代 理 人 星 野 恒 司 ・・。 第１図 （０） 第２図
第２図は、従来法と本発明方法により得られたＵ字形溝
の深さのばらつきを比較した図である。 １ ・・・・・・・・・７リコン基板、 ２ ・曲面
ホトレジスト、３・・・・・・・・・０ 注入層、 ４
・・・・・・・・・Ｕ字形溝。 特許出願人 松下電子工業株式会社 代 理 人 星 野 恒 司 ・・。 第１図 （０） 第２図
Claims (2)
- （１）半導体基板に選択的に不純物のイオン注入を行な
い、前記半導体基板の表面から所定の深さに不純物注入
層を形成する工程と、前記半導体基板の表面からｉｉｌ
記不純物注入層に至る溝を形成する工程とを含むことを
特徴とする半導体装置の製造方法。 - （２） 前記イオン注入する不純物として、酸素若しく
は窒素を用いることを特徴とする特許請求の範囲第（１
）項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191670A JPS6084831A (ja) | 1983-10-15 | 1983-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58191670A JPS6084831A (ja) | 1983-10-15 | 1983-10-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6084831A true JPS6084831A (ja) | 1985-05-14 |
Family
ID=16278500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58191670A Pending JPS6084831A (ja) | 1983-10-15 | 1983-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6084831A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01105543A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4997786A (en) * | 1986-06-13 | 1991-03-05 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having buried insulation layer separated by ditches |
| JP2008305870A (ja) * | 2007-06-05 | 2008-12-18 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2012500475A (ja) * | 2008-08-15 | 2012-01-05 | クゥアルコム・インコーポレイテッド | シャロウトレンチアイソレーション |
| JP2013051439A (ja) * | 2012-11-26 | 2013-03-14 | Spansion Llc | 半導体装置およびその製造方法 |
| CN103247517A (zh) * | 2012-02-08 | 2013-08-14 | 郭磊 | 一种半导体结构及其形成方法 |
-
1983
- 1983-10-15 JP JP58191670A patent/JPS6084831A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4997786A (en) * | 1986-06-13 | 1991-03-05 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a semiconductor device having buried insulation layer separated by ditches |
| JPH01105543A (ja) * | 1987-10-19 | 1989-04-24 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2008305870A (ja) * | 2007-06-05 | 2008-12-18 | Spansion Llc | 半導体装置およびその製造方法 |
| JP2012500475A (ja) * | 2008-08-15 | 2012-01-05 | クゥアルコム・インコーポレイテッド | シャロウトレンチアイソレーション |
| CN103247517A (zh) * | 2012-02-08 | 2013-08-14 | 郭磊 | 一种半导体结构及其形成方法 |
| JP2013051439A (ja) * | 2012-11-26 | 2013-03-14 | Spansion Llc | 半導体装置およびその製造方法 |
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