JPH0738553A - データ伝送システム、データ送信装置およびデータ受信装置 - Google Patents

Abstract

(57)【要約】 【目的】量子化ビット数が異なる２種類の同期ワードを
どちらとも誤検出なく正確に検出し、データの伝送を正
常に行うことを可能とする 【構成】送信装置１は、入力されているデータが１０ビ
ットパラレルであればその入力データの論理レベルのま
まで、また８ビットパラレルであれば論理レベル“０”
のビットを２ビット付加して１０ビットに拡張したの
ち、シリアル化して送信する。受信装置２は、到来する
データ中の連続する３０ビットを１０ビットずつ確認
し、この１０ビットの全てが論理レベル“０”であれば
当該１０ビットが全て論理レベル“０“であるワード
を、また１０ビットのうちの所定の８ビットが論理レベ
ル“１”であれば当該１０ビットが全て論理レベル
“１”であるワードを構成するとして同期ワードの検出
を行い、この同期ワードの検出タイミングに同期して到
来するシリアルなデータをｍ本のパラレル信号にパラレ
ル化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば映像のディジタ
ル伝送に適用され、同期ワードを含んだ例えばディジタ
ル映像データなどのデータを伝送するためのデータ伝送
システム、データ送信装置およびデータ受信装置に関す
る。

【０００２】

【従来の技術】ハイビジョンにおけるディジタル映像デ
ータの伝送では、伝送距離が２０ｍを越える場合には光
ファイバを用いたシリアル伝送が適する。このようにデ
ィジタル映像データをシリアル伝送する場合、受信側で
は到来したシリアルのデータをパラレルに戻す必要があ
るが、パラレル化するに当たっては同期を取る必要があ
る。

【０００３】ハイビジョン信号のスタジオディジタル規
格案では、映像データの位置を示すための同期ワードが
設定されており、この同期ワードが映像データの１ライ
ン毎に挿入されている。そこで、この同期ワードを検出
し、そのタイミングに同期してパラレル化の処理を行っ
ている。

【０００４】図４はスタジオディジタル規格案で規定さ
れた同期ワードを示す図である。この図に示すように同
期ワードは、全てのビットが論理レベル“１”であるワ
ード１つの後に、全てのビットが論理レベル“０”であ
るワードを２つ続けて構成されている。

【０００５】ところで、映像データの１ワードに対する
量子化ビット数は、８ビットおよび１０ビットの２種類
が規定されている。そこで従来は、量子化ビット数１０
ビットの信号と量子化ビット数８ビットの信号との両方
を伝送できるように、１０ビットパラレルのインタフェ
ースを備え、量子化ビット数８ビットの信号が入力され
た場合でも量子化ビット数１０ビットの信号が入力され
たものとして伝送するように構成されている。

【０００６】このように構成した場合、量子化ビット数
８ビットの信号が入力されると、伝送されるシリアルデ
ータは、１０ビットにつき２ビットが論理レベル不定に
なる。このため受信側では、単に連続する３０ビットを
識別するだけでは同期ワードを検出することができず、
図５に示すように１０ビットにつき８ビットずつを認識
することにより、同期ワードの検出を行っている。すな
わち、連続する３０ビットのうち、１番目から８番目ま
でのビットが全て論理レベル“１”で、また１１番目か
ら１８番目および２１番目から２８番目までのビットが
全て論理レベル“０”であれば、これを同期ワードとし
て検出している。

【０００７】しかし以上の構成であると、量子化ビット
数１０ビットのデータが伝送されている場合には識別し
ないビットが６ビットに及ぶため、映像データ中の類似
のパターンを同期ワードとして誤検出してしまうおそれ
がある。

【０００８】

【発明が解決しようとする課題】以上のように従来は、
量子化ビット数が２種類設定されている場合、どちらの
データが伝送されている場合であっても量子化ビット数
が少ないほうのビット数を認識して同期ワードの検出を
行っているので、量子化ビット数が多いほうのデータが
伝送されているときには見逃すビット数が多く、誤検出
が生じるおそれがあった。このような同期ワードの誤検
出が生じると、パラレル化が正確に行えなくなってしま
うため、データの伝送が異常になってしまう。

【０００９】本発明はこのような事情を考慮してなされ
たものであり、その目的とするところは、量子化ビット
数が異なる２種類の同期ワードをどちらとも誤検出なく
正確に検出することができ、これによりデータの伝送を
正常に行うことを可能とするデータ伝送システム、デー
タ送信装置およびデータ受信装置を提供することにあ
る。

【００１０】

【課題を解決するための手段】以上の目的を達成するた
めに本発明は、送信装置に、ｍビット（例えば１０ビッ
ト）パラレルの信号を入力することが可能な例えば信号
入力端子などの入力端子と、この入力端子に１ワードが
ｍビットのデータが入力されているときにはその入力デ
ータの論理レベルのままで出力し、また１ワードがｎビ
ット（例えば８ビット）のデータが入力されているとき
にはｍ本の信号のうちのデータが入力されていないｍ−
ｎ本（例えば２本）の信号を所定の第１論理レベル（例
えば論理レベル“０”）に固定して出力する例えば論理
レベル固定部などの論理レベル制御手段と、この論理レ
ベル制御手段から出力されるｍ本の信号をシリアル化す
る例えばパラレル／シリアル変換部などのパラレル／シ
リアル変換手段とを具備した。

【００１１】また受信装置に、到来するシリアルなデー
タ中の連続するｋ×ｍビット（ｋは例えば３）をｍビッ
トずつ確認し、ｍビットの全てが前記第１論理レベルで
あれば当該ｍビットが全て前記第１論理レベルであるワ
ードを構成すると判断し、またｍビットのうちの所定の
ｎビットが第２論理レベル（例えば論理レベル“１”）
であれば当該ｍビットが全て前記第２論理レベルである
ワードを構成すると判断した上で、前記ｋ×ｍビットが
所定の同期ワードに一致するか否かを判断する例えば同
期ワード検出部などの同期ワード検出手段と、この同期
ワード検出手段での同期ワードの検出タイミングに同期
して前記到来するシリアルなデータをｍ本のパラレル信
号にパラレル化する例えばシリアル／パラレル変換部な
どのシリアル／パラレル変換手段とを具備した。

【００１２】

【作用】このような手段を講じたことにより、送信装置
では、１ワードがｍビットのデータが入力されていると
きにはその入力データの論理レベルのままとされ、また
１ワードがｎビットのデータが入力されているときには
ｍ本の信号のうちのデータが入力されていないｍ−ｎ本
の信号が所定の第１論理レベルに固定されてｍ本の信号
に拡張される。そしてｍ本の信号がシリアル化される。

【００１３】従って、同期ワードに着目すると、１ワー
ドがｍビットのデータが入力されているときには、全て
第１論理レベルであるワードでは第１論理レベルがｍビ
ット連続し、また全て第２論理レベルであるワードでは
第２論理レベルがｍビット連続するデータとして、また
１ワードがｎビットのデータが入力されているときに
は、全て第１論理レベルであるワードでは第１論理レベ
ルがｍビット連続し、また全て第２論理レベルであるワ
ードではｍビット中の所定のｎビットが第２論理レベル
であるデータとしてシリアル化される。すなわち、入力
されているデータが、１ワードがｍビットであるデータ
および１ワードがｎビットであるデータのどちらであっ
ても、同期ワードに該当する部分では、全て第１論理レ
ベルであるワードでは第１論理レベルがｍビット連続
し、また全て第２論理レベルであるワードではｍビット
中の所定のｎビットが第２論理レベルとなる。

【００１４】受信装置では、到来するシリアルなデータ
中の連続するｋ×ｍビットがｍビットずつ確認され、ｍ
ビットの全てが前記第１論理レベルであれば当該ｍビッ
トが全て前記第１論理レベルであるワードを構成すると
判断し、またｍビットのうちの所定のｎビットが第２論
理レベル（例えば論理レベル“１”）であれば当該ｍビ
ットが全て前記第２論理レベルであるワードを構成する
と判断した上で、前記ｋ×ｍビットが所定の同期ワード
に一致するか否かが判断される。そしてこの同期ワード
の検出タイミングに同期して前記到来するシリアルなデ
ータがｍ本のパラレル信号にパラレル化される。

【００１５】従って、送信装置に入力されたデータが１
ワードがｍビットであるデータおよび１ワードがｎビッ
トであるデータのどちらであっても、同期ワードが検出
される。

【００１６】

【実施例】以下、図面を参照して本発明の一実施例につ
き説明する。図１は本実施例に係るデータ伝送システム
の構成を示す機能ブロック図である。なお本実施例で
は、スタジオディジタル規格案に準じたディジタル映像
データの伝送を行うものを例示する。

【００１７】このデータ伝送システムは、送信装置１お
よび受信装置２が、例えば光ファイバよりなる光伝送路
３を介して接続されて構成されている。送信装置１は、
信号入力端子１１、論理レベル固定部１２、パラレル／
シリアル変換部（Ｐ／Ｓ変換部）１３および電気／光信
号変換部（Ｅ／Ｏ変換部）１４から構成される。

【００１８】信号入力端子１１は、１０本の信号をパラ
レルに入力することが可能である。この信号入力端子１
１に入力される１０本の信号は、論理レベル固定部１２
を介してパラレル／シリアル変換部１３へと与えられ
る。論理レベル固定部１２は、信号入力端子１１とパラ
レル／シリアル変換部１３とを接続する１０本の信号線
のうちの所定の２本を、抵抗１２ａ，１２ｂを介して論
理レベル“０”に対応する電位Ｖ_EEに接続している。

【００１９】パラレル／シリアル変換部１３は、１０本
の信号をシリアル化し、１本の信号に変換する。電気／
光信号変換部１４は、パラレル／シリアル変換部１３か
ら出力される信号（電気信号）を光信号に変換し、光伝
送路３へと送出する。

【００２０】受信装置２は、光／電気信号変換部（Ｏ／
Ｅ変換部）２１、シリアル／パラレル変換部（Ｓ／Ｐ変
換部）２２、同期ワード検出部２３および信号出力端子
２４から構成される。

【００２１】光／電気信号変換部２１は、光伝送路３を
介して到来する光信号を電気信号に変換し、この信号を
シリアル／パラレル変換部２２および同期ワード検出部
２３に与える。同期ワード検出部２３は、光／電気信号
変換部２１から与えられる信号を識別し、同期ワードの
検出を行う。そして同期ワード検出部２３は、同期ワー
ドを検出すると、検出信号をシリアル／パラレル変換部
２２に与える。

【００２２】シリアル／パラレル変換部２２は、同期ワ
ード検出部２３から与えられる検出信号に同期して動作
し、光／電気信号変換部２１から与えられる１本の信号
を１０本の信号にパラレル化する。

【００２３】信号出力端子２４は、シリアル／パラレル
変換部２２から出力される１０本の信号をパラレルに出
力することが可能である。図２は同期ワード検出部２３
の具体的な構成を示す図である。この図に示すように同
期ワード検出部２３は、シフトレジスタ３１およびＡＮ
Ｄ回路３２，３３，３４，３５からなる。

【００２４】シフトレジスタ３１は、３０ビットの容量
を有しており、保持している３０ビットのデータを、出
力端子Ｑ₀ 〜Ｑ₂₉からパラレルに出力する。シフトレジ
スタ３１の入力端子Ｄ_INには、光／電気信号変換部２１
が出力する信号が入力されている。

【００２５】シフトレジスタ３１の出力端子Ｑ₀ 〜Ｑ₇
から出力されるデータは、ＡＮＤ回路３２にそれぞれ入
力されている。またシフトレジスタ３１の出力端子Ｑ₁₀
〜Ｑ₁₉から出力されるデータは、ＡＮＤ回路３３にそれ
ぞれ反転入力されている。そしてシフトレジスタ３１の
出力端子Ｑ₂₀〜Ｑ₂₉から出力されるデータは、ＡＮＤ回
路３４にそれぞれ反転入力されている。ＡＮＤ回路３
２，３３，３４の出力は、ＡＮＤ回路３５にそれぞれ入
力されている。そしてＡＮＤ回路３５の出力は、シリア
ル／パラレル変換部２２に与えられる。

【００２６】次に以上のように構成されたデータ伝送シ
ステムの動作を説明する。まず信号入力端子１１は、１
０本の信号をパラレルに入力することが可能であり、１
０ビットパラレル（量子化ビット数１０ビット）のデー
タを入力することができるが、１０本のうちの所定の８
本（論理レベル固定部１２にて抵抗１２ａ，１２ｂが接
続されていない信号線に対応するもの）の信号のみを用
いることにより、８ビットパラレル（量子化ビット数８
ビット）のデータも入力することができる。

【００２７】信号入力端子１１に８ビットパラレルのデ
ータが入力された場合、８本の信号は、信号入力端子１
１とパラレル／シリアル変換部１３とを接続する１０本
の信号線のうちの８本を通ってパラレル／シリアル変換
部１３へと入力される。このとき、１０本の信号線のう
ちの２本には信号が入力されておらず、この信号線の論
理レベルは不定となる。しかし、この２本の信号線には
抵抗１２ａ，１２ｂを介して論理レベル“０”に対応す
る電位Ｖ_EEに接続されているので、論理レベル“０”に
固定される。

【００２８】一方、信号入力端子１１に１０ビットパラ
レルのデータが入力された場合、１０本の信号は信号入
力端子１１とパラレル／シリアル変換部１３とを接続す
る１０本の信号線のそれぞれを通ってパラレル／シリア
ル変換部１３へと入力される。このときには、抵抗１２
ａ，１２ｂが接続されている２本の信号線にも信号が入
力されているので、入力信号がそのままパラレル／シリ
アル変換部１３へと入力される。

【００２９】かくして、信号入力端子１１に入力された
データが１０ビットパラレルであればそのままで、また
８ビットパラレルであれば、末尾に“０”が２ビット付
加されて１０ビットパラレルとされたのちパラレル／シ
リアル変換部１３へと入力される。そしてパラレル／シ
リアル変換部１３にて、シリアル化されて１本の信号と
されたのち、電気／光信号変換部１４で光信号に変換さ
れ、光伝送路３へと送出される。

【００３０】光伝送路３を通って受信装置２に到達した
光信号は、光／電気信号変換部２１に入力され、ここで
電気信号に変換される。光／電気信号変換部２１から出
力される信号は、シリアル／パラレル変換部２２で元の
１０本の信号に戻され、信号出力端子２４を介して出力
される。

【００３１】ところで同期ワード検出部２３では、シリ
アル／パラレル変換部２２でのパラレル化のタイミング
を得るべく、同期ワードの検出を行っている。すなわ
ち、光／電気信号変換部２１が出力する信号はシフトレ
ジスタ３１に１ビット分ずつ取り込まれ、シフトレジス
タ３１内を順次シフトされる。このシフトレジスタ３１
は３０ビットの容量を有しているので、シフトレジスタ
３１には連続する３０ビットが保持される。

【００３２】ここで、シフトレジスタ３１の出力端子Ｑ
₀ 〜Ｑ₇ から出力されるデータは、ＡＮＤ回路３２にそ
れぞれ入力されているので、ＡＮＤ回路３２では、連続
する３０ビットのうちの１番目から８番目までのビット
の論理積が演算される。従って、連続する３０ビットの
うちの１番目から８番目までのビットが全て論理レベル
“１”であるときにＡＮＤ回路３２の出力が論理レベル
“１”となる。

【００３３】またシフトレジスタ３１の出力端子Ｑ₁₀〜
Ｑ₁₉から出力されるデータは、ＡＮＤ回路３３にそれぞ
れ反転入力されているので、ＡＮＤ回路３３では、連続
する３０ビットのうちの１１番目から２０番目までのビ
ットの論理レベルを反転した上で論理積が演算される。
従って、連続する３０ビットのうちの１１番目から２０
番目までのビットが全て論理レベル“０”であるときに
ＡＮＤ回路３３の出力が論理レベル“１”となる。

【００３４】そしてシフトレジスタ３１の出力端子Ｑ₂₀
〜Ｑ₂₉から出力されるデータは、ＡＮＤ回路３４にそれ
ぞれ反転入力されているので、ＡＮＤ回路３４では、連
続する３０ビットのうちの２１番目から３０番目までの
ビットの論理レベルを反転した上で論理積が演算され
る。従って、連続する３０ビットのうちの２１番目から
３０番目までのビットが全て論理レベル“０”であると
きにＡＮＤ回路３４の出力が論理レベル“１”となる。

【００３５】これらＡＮＤ回路３２，３３，３４の出力
はＡＮＤ回路３５にそれぞれ入力され、論理積が演算さ
れる。従って、ＡＮＤ回路３２，３３，３４の出力が全
て論理レベル“１”であるときにＡＮＤ回路３５の出力
が論理レベル“１”となる。すなわち図３に示すよう
に、連続する３０ビットのうちの１番目から８番目まで
のビットが全て論理レベル“１”で、かつ１１番目から
３０番目までのビットが全て論理レベル“０”であると
きにＡＮＤ回路３５の出力が論理レベル“１”となる。
このＡＮＤ回路３５からの論理レベル“１”の出力が、
検出信号としてシリアル／パラレル変換部２２に与えら
れる。

【００３６】さて、送信装置１に１０ビットパラレルの
データが入力されていた場合、シリアル化されたのちの
同期ワードは、論理レベル“１”が１０ビット連続した
あと、論理レベル“０”が２０ビット連続する。従っ
て、ＡＮＤ回路３５の出力が論理レベル“１”となる条
件を満たしている。また送信装置１に８ビットパラレル
のデータが入力されていた場合、シリアル化されたのち
の同期ワードは、論理レベル“１”が８ビット連続した
あと、論理レベル“０”が２２ビット連続する（各ワー
ドの末尾に論理レベル“０”が２ビットずつ付加されて
いるため）。従って、やはりＡＮＤ回路３５の出力が論
理レベル“１”となる条件を満たしている。このように
して、同期ワードが検出されている。

【００３７】このように本実施例によれば、送信装置１
では、１０ビットパラレルのデータはそのままで、また
８ビットパラレルのデータは、各ワードの末尾に論理レ
ベル“０”を２ビットずつ付加することによって擬似的
に１０ビットパラレルのデータに拡張して送信する。そ
して受信装置２では、到来するシリアルな信号中から連
続する３０ビットを抽出し、このうちの１番目から８番
目までのビットが全て論理レベル“１”で、かつ１１番
目から３０番目までのビットが全て論理レベル“０”で
あるときにこの３０ビットのデータを同期ワードである
として判断する。従って、元のデータが８ビットパラレ
ルおよび１０ビットパラレルのどちらであっても、同期
ワードの検出が行える。かつ、同期ワードの判定に用い
ていないのは、連続する３０ビットのうちの第９番目と
第１０番目の２ビットのみであるため、映像データ中に
類似パターンが存在する確率が極めて低く、誤検出する
ことなく正確に同期ワードの検出が行える。これによ
り、シリアル／パラレル変換部２２では、常に正確にパ
ラレル化の処理を行うことができる。

【００３８】なお本発明は上記実施例に限定されるもの
ではない。例えば上記実施例では、スタジオディジタル
規格案に準じたディジタル映像データの伝送を行うもの
を例示しているが、これ以外のシステムであってもａｌ
ｌ“０”のワードとａｌｌ“１”のワードとを組み合わ
せて構成された同期ワードを含むデータをシリアル伝送
するシステムであれば本発明の適用が可能である。なお
同期ワードの構成も、上記実施例に挙げたものには限定
されない。

【００３９】また上記実施例では、１ワードの量子化ビ
ット数ｍ，ｎは１０および８としているが、これはおの
おの他の任意のビット数であっても本発明の適用が可能
である。

【００４０】また上記実施例では、論理レベル固定部１
２では、不定となるビットの論理レベルを論理レベル
“０”に固定しているが、論理レベル“１”に固定する
こともできる。これは、同期ワードの構成に応じ、多く
含まれる論理レベルと同じ論理レベルに固定することが
望ましい。このほか、本発明の要旨を逸脱しない範囲で
種々の変形実施が可能である。

【００４１】

【発明の効果】本発明は、送信装置に、ｍビット（例え
ば１０ビット）パラレルの信号を入力することが可能な
例えば信号入力端子などの入力端子と、この入力端子に
１ワードがｍビットのデータが入力されているときには
その入力データの論理レベルのままで出力し、また１ワ
ードがｎビット（例えば８ビット）のデータが入力され
ているときにはｍ本の信号のうちのデータが入力されて
いないｍ−ｎ本（例えば２本）の信号を所定の第１論理
レベル（例えば論理レベル“０”）に固定して出力する
例えば論理レベル固定部などの論理レベル制御手段と、
この論理レベル制御手段から出力されるｍ本の信号をシ
リアル化する例えばパラレル／シリアル変換部などのパ
ラレル／シリアル変換手段とを具備した。

【００４２】また受信装置に、到来するシリアルなデー
タ中の連続するｋ×ｍビット（ｋは例えば３）をｍビッ
トずつ確認し、ｍビットの全てが前記第１論理レベルで
あれば当該ｍビットが全て前記第１論理レベルであるワ
ードを構成すると判断し、またｍビットのうちの所定の
ｎビットが第２論理レベル（例えば論理レベル“１”）
であれば当該ｍビットが全て前記第２論理レベルである
ワードを構成すると判断した上で、前記ｋ×ｍビットが
所定の同期ワードに一致するか否かを判断する例えば同
期ワード検出部などの同期ワード検出手段と、この同期
ワード検出手段での同期ワードの検出タイミングに同期
して前記到来するシリアルなデータをｍ本のパラレル信
号にパラレル化する例えばシリアル／パラレル変換部な
どのシリアル／パラレル変換手段とを具備した。

【００４３】これにより、量子化ビット数が異なる２種
類（ｍビットまたはｎビット）の同期ワードをどちらと
も誤検出なく正確に検出することが可能となる。これに
より、受信装置では到来するシリアルなデータを元のパ
ラレルデータに正確にパラレル化することができ、デー
タの伝送を正常に行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るデータ伝送システムの
構成を示す機能ブロック図。

【図２】同期ワード検出部２３の具体的な構成を示す
図。

【図３】同期ワード検出部２３での同期ワードの判定条
件を示す図。

【図４】従来技術を説明する図。

【図５】従来技術を説明する図。

【符号の説明】

１…送信装置 １１…信号入力端子 １２…論理レベル固定部 １３…パラレル／シリアル変換部 １４…電気／光信号変換部 ２…受信装置 ２１…光／電気信号変換部 ２２…シリアル／パラレル変換部 ２３…同期ワード検出部 ２４…信号出力端子 ３１…シフトレジスタ ３２，３３，３４，３５…ＡＮＤ回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １ワードがｍビットまたはｎビット（ｎ
   ＜ｍ）で構成され、かつ全て第１論理レベルであるワー
   ドと全て第２論理レベルであるワードとをｋ個組み合わ
   せてなる所定の同期ワードが挿入されたパラレルデータ
   をシリアル伝送するデータ伝送システムにおいて、 送信側は、 ｍビットパラレルの信号を入力することが可能な入力端
   子と、 この入力端子に１ワードがｍビットのデータが入力され
   ているときにはその入力データの論理レベルのままで出
   力し、また１ワードがｎビットのデータが入力されてい
   るときにはｍ本の信号のうちのデータが入力されていな
   いｍ−ｎ本の信号を前記第１論理レベルに固定して出力
   する論理レベル制御手段と、 この論理レベル制御手段から出力されるｍ本の信号をシ
   リアル化するパラレル／シリアル変換手段とを具備し、 受信側は、 到来するシリアルなデータ中の連続するｋ×ｍビットを
   ｍビットずつ確認し、ｍビットが前記第１論理レベルで
   あれば当該ｍビットが全て前記第１論理レベルであるワ
   ードを構成すると判断し、またｍビットのうちの所定の
   ｎビットが前記第２論理レベルであれば当該ｍビットが
   全て前記第２論理レベルであるワードを構成すると判断
   した上で、前記ｋ×ｍビットが前記同期ワードに一致す
   るか否かを判断する同期ワード検出手段と、 この同期ワード検出手段での同期ワードの検出タイミン
   グに同期して前記到来するシリアルなデータをｍ本のパ
   ラレル信号にパラレル化するシリアル／パラレル変換手
   段とを具備することを特徴とするデータ伝送システム。
2. 【請求項２】 １ワードがｍビットまたはｎビット（ｎ
   ＜ｍ）で構成され、かつ全て第１論理レベルであるワー
   ドと全て第２論理レベルであるワードとをｋ個組み合わ
   せてなる所定の同期ワードが挿入されたパラレルデータ
   をシリアル化して送信するデータ送信装置において、 ｍビットパラレルの信号を入力することが可能な入力端
   子と、 この入力端子に１ワードがｍビットのデータが入力され
   ているときにはその入力データの論理レベルのままで出
   力し、また１ワードがｎビットのデータが入力されてい
   るときにはｍ本の信号のうちのデータが入力されていな
   いｍ−ｎ本の信号を前記第１論理レベルに固定して出力
   する論理レベル制御手段と、 この論理レベル制御手段から出力されるｍ本の信号をシ
   リアル化するパラレル／シリアル変換手段とを具備した
   ことを特徴とするデータ送信装置。
3. 【請求項３】 １ワードがｍビットまたはｎビット（ｎ
   ＜ｍ）で構成され、かつ全て第１論理レベルであるワー
   ドと全て第２論理レベルであるワードとをｋ個組み合わ
   せてなる所定の同期ワードが挿入されたパラレルデータ
   をシリアル化してなるデータを受信するデータ受信装置
   において、 到来するシリアルなデータ中の連続するｋ×ｍビットを
   ｍビットずつ確認し、ｍビットが前記第１論理レベルで
   あれば当該ｍビットが全て前記第１論理レベルであるワ
   ードを構成すると判断し、またｍビットのうちの所定の
   ｎビットが前記第２論理レベルであれば当該ｍビットが
   全て前記第２論理レベルであるワードを構成すると判断
   した上で、前記ｋ×ｍビットが前記同期ワードに一致す
   るか否かを判断する同期ワード検出手段と、 この同期ワード検出手段での同期ワードの検出タイミン
   グに同期して前記到来するシリアルなデータをｍ本のパ
   ラレル信号にパラレル化するシリアル／パラレル変換手
   段とを具備したことを特徴とするデータ受信装置。