JPH0738686B2 - 水平同期回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば映像信号を入力して印刷する印刷装
置等の水平同期回路に関するものである。

［従来の技術］ 第３図は従来の水平同期回路を示す回路図であり、図に
おいて１は映像信号用の水平同期信号が入力される入力
端子、10はこの入力端子１に接続されて水平同期信号を
受信する受信回路であり、電源端子Vccとアースの間で
直列に接続されたトランジスタ11とそのエミッタ抵抗12
から成るエミッタフォロア回路である。20は受信回路10
の出力側に接続されて受信回路10の出力信号を積分する
積分回路であり、トランジスタ11のエミッタとそのエミ
ッタ抵抗12の接続点とアースの間で直列に接続された抵
抗21とコンデンサ22から成る。30は積分回路20の出力側
に接続されて積分回路20の出力信号を基準電位に固定す
るクランプ回路であり、例えば図示のように１個のコン
デンサ、１個のダイオードおよび４個の抵抗から成る。
40はクランプ回路30の出力側に接続されてクランプ回路
30の出力信号を遅延させるバッファ回路であり、互いに
直列接続された２個のバッファ41および42から成る。50
はバッファ回路40の出力側に接続された回路であり、２
入力端子を持つ排他的論理和回路51、並びにこの排他的
論理和回路51の一方の入力端子とバッファ回路40の出力
端子の間に接続された抵抗52、および上記一方の入力端
子とアースの間に接続されたコンデンサ53から成る他の
積分回路を含み、他方の入力端子はバッファ回路40の出
力端子に直接接続されている。２は排他的論理和回路51
の出力側に接続された出力端子である。

第４図は、第３図に示した従来の水平同期回路の各点
（ａ）〜（ｆ）に生じる信号の波形図である。

上述したように構成された従来の水平同期回路の動作
を、第４図の波形図を参照しながら、以下に詳しく説明
する。第３図の入力端子１には第４図（ａ）の水平同期
信号が入力され、この水平同期信号は例えば画像信号や
ケーブル内における他の信号の影響等によりパルス信号
がパルス割れを生じてジッタ（振動）を起こした波形を
表わしている。受信回路10は、水平同期信号を受信する
と第４図（ｂ）に示す出力信号を発生する。この出力信
号は積分回路20によって積分され、第４図（ｃ）に示す
ようにジッタが少なくかつ第４図（ｂ）の出力信号より
も立ち上がりおよび立ち下がりが遅れた波形となる。積
分回路20の出力信号は、クランプ回路30によって基準電
位に固定されかつバッファ回路40によって立ち上がりお
よび立ち下がりが更に遅延させられて第４図（ｄ）の波
形になる。バッファ回路40の出力信号は、回路50中の抵
抗52とコンデンサ53から成る他の積分回路によって積分
され、その時定数を大きくすることにより第４図（ｅ）
に示すような低レベルのほゞ一定電位になる。回路50中
の排他的論理和回路51の一方の入力端子に積分回路出力
信号［第４図（ｅ）］が入力され、かつ他方の入力端子
にバッファ回路出力信号［第４図（ｄ）］が入力される
と排他的論理和回路51は第４図（ｆ）に示す出力信号を
発生し、この出力信号は従来の水平同期回路の出力信号
となる。

［発明が解決しようとする課題］ 従来の水平同期回路では、入力端子に入力される水平同
期信号が他の信号の影響などにより、ジッタが起こして
いる場合、回路構成上出力端子から出力される水平同期
信号もジッタを起こし、水平同期信号を良好な状態で出
力することができないと云う課題があった。

この発明は、このような課題を解決するためになされた
もので、ジッタを起こしている水平同期信号としての入
力信号からジッタの小さい水平同期信号としての出力信
号を高精度で出力できる水平同期回路を得ることを目的
とする。

［課題を解決するための手段］ この発明に係る水平同期信号は、水平同期信号を受信す
る受信回路と、この受信回路の出力信号を基準電位に固
定するクランプ回路と、このクランプ回路の出力信号を
遅延、積分する手段と、前記クランプ回路の、遅延、積
分後の出力信号と前記受信回路の出力信号との排他的論
理和をとる第１排他的論理和回路と、この第１排他的論
理和回路の出力信号で動作するワンショット回路と、こ
のワンショット回路の、Ｔ入力端子に入力された出力信
号と前記第１排他的論理和回路の、入力端子に入力さ
れた出力信号とで動作し、電源に接続されたおよびＤ
入力端子を有するＤフリップフロップ回路と、このＤフ
リップフロップ回路の出力信号を積分する積分回路と、
この積分回路の出力信号と前記第１排他的論理和回路の
出力信号との論理積をとる論理積回路と、この論理積回
路の出力信号と前記クランプ回路の、遅延、積分後の出
力信号との排他的論理和をとる第２排他的論理和回路と
を設けたものである。

［作 用］ この発明においては、ジッタを起こしている水平同期信
号自体とそのクラプ、遅延、積分後の信号との排他的論
理和が第１排他的論理和回路でとられ、この第１排他的
論理和回路の出力信号とその一定幅パルス変換、積分後
の信号との論理積が論理積回路でとられ、この論理積回
路の出力信号と上記クランプ、遅延、積分後の信号との
排他的論理和が第２排他的論理和回路でとられ、これに
より立ち下がりい部分からジッタが取り除かれた水平同
期信号が得られる。

［実施例］ 第１図はこの発明の一実施例を示す回路図であり、1,2,
10,20,30,40は上記従来装置におけるものと全く同一で
ある。この発明では、受信回路10の出力側にはクランプ
回路30が直接接続され、第３図に示した回路50に対応す
る回路50A中の排他的論理和回路51（以下、第１排他的
論理和回路と云う。）の一方の入力端子は後述する第２
排他的論理和回路へも接続されかつ他方の入力端子は受
信回路10の出力側に直接接続されている。

60は第１排他的論理和回路51の出力側に接続されてその
出力信号を一定幅の反転されたパルスにするワンショッ
ト回路、３はこのワンショット回路60の出力端子にＴ
入力端子が接続され、電源にＤ入力端子および（セッ
ト）入力端子が接続され、かつ第１排他的論理和回路51
の出力端子に（リセット）入力端子が接続されたＤフ
リップフロップ回路、20はこのＤフリップフロップ回路
３の出力側に接続されてその出力信号を積分する積分回
路、４はこの積分回路20の出力信号と第１排他的論理和
回路51の出力信号との論理積をとる論理積回路、71はこ
の論理積回路４の出力信号と第１排他的論理和回路51の
一方の入力信号との排他的論理和をとる第２排他的論理
和回路である。

第２図は、第１図に示した実施例の各点（ａ）〜（ｊ）
に生じる信号の波形図である。

上述したように構成されたこの発明の実施例の動作を、
第２図の波形図を参照しながら、以下に詳しく説明す
る。第１図の入力端子１に第２図（ａ）の水平同期信号
が入力されると、受信信号10は第２図（ｂ）に示す出力
信号を発生する。この出力信号は、クランプ回路30によ
って基準電位に固定化され、かつバッファ回路40によっ
て遅延されて第２図（ｃ）に示す波形になる。この出力
信号は回路50A中の抵抗52およびコンデンサ53から成る
積分回路によって積分され、第２図（ｄ）に示すように
ほゞ一定電位の低レベル例えば約0.8Vになる。この低レ
ベル電位は回路50A中の第１排他的論理和回路51の一方
の入力端子に印加され、かつ他方の入力端子には受信回
路10の出力信号が入力され、こゝで高・低レベルの判別
がされ、第２図（ｅ）に示す出力信号となる。この出力
信号が入力されると、ワンショット回路60はその立ち上
がりに応じて動作し、第２図（ｆ）に示す一定幅の反転
パルスを出力する。この反転パルスがＴ入力端子に入力
されるとその立ち上がりに応じて立ち下がりかつ第１排
他的論理和回路51の出力信号が入力端子に入力される
とその立ち下がりに応じて立ち上がるまで低レベルを持
続する第２図（ｇ）の出力信号をＤフリップフロップ回
路３は出力する。

このＤフリップフロップ回路３の出力信号は積分回路20
によって積分されて第２図（ｈ）に示す波形となる。こ
の出力信号が一方の入力端子に入力されかつ第１排他的
論理和回路51の出力信号が他方の入力端子に入力される
ので、論理積回路４は第２図（ｉ）に示す出力信号を発
生する。この出力信号が第２排他的論理和回路71の一方
の入力端子に入力されかつ第１排他的論理和回路51の一
方の入力信号が他方の入力端子に入力されるので、第２
排他的論理和回路71は立ち下がり部分からジッタが除去
された第２図（ｊ）の出力信号を発生する。

なお、上記実施例では入力信号が正パルスの場合につい
て例示したが、負パルスであっても同様の効果が得られ
る。また、本実施例は映像信号を入力とする印刷装置の
水平同期信号について述べたが、この発明を、水平同期
信号を受信する他の電子回路に適用しても、同様の効果
が得られる。

［発明の効果］ この発明は、以上説明したとおり、水平同期信号を受信
する受信回路と、この受信回路の出力信号を基準電位に
固定するクランプ回路と、このクランプ回路の出力信号
を遅延、積分する手段と、前記クランプ回路の、遅延、
積分後の出力信号と前記受信回路の出力信号との排他的
論理和をとる第１排他的論理和回路と、この第１排他的
論理和回路の出力信号で動作するワンショット回路と、
このワンショット回路の、Ｔ入力端子に入力された出力
信号と前記第１排他的論理和回路の、入力端子に入力
された出力信号とで動作し、電源に接続されたおよび
Ｄ入力端子を有するＤフリップフロップ回路と、このＤ
フリップフロップ回路の出力信号を積分する積分回路
と、この積分回路の出力信号と前記第１排他的論理和回
路の出力信号との論理積をとる論理積回路と、この論理
積回路の出力信号と前記クランプ回路の、遅延、積分後
の出力信号との排他的論理和をとる第２排他的論理和回
路とを備えているので、立ち上がりおよび立ち下がりに
ジッタのある水平同期信号からジッタの小さい水平同期
信号が得られると云う効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例を示す回路図、第２図は第
１図中の各点における信号の波形図、第３図は従来の水
平同期回路を示す回路図、第４図は第３図中の各点にお
ける信号の波形図である。 図において、３はＤフリップフロップ回路、４は論理積
回路、10は受信回路、20は積分回路、30はクランプ回
路、40はバッファ回路、51は第１排他的論理和回路、60
はワンショット回路、71は第２排他的論理和回路であ
る。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】水平同期信号を受信する受信回路と、この
   受信回路の出力信号を基準電位に固定するクランプ回路
   と、このクランプ回路の出力信号を遅延、積分する手段
   と、前記クランプ回路の、遅延、積分後の出力信号と前
   記受信回路の出力信号との排他的論理和をとる第１排他
   的論理和回路と、この第１排他的論理和回路の出力信号
   で動作するワンショット回路と、このワンショット回路
   の、Ｔ入力端子に入力された出力信号と前記第１排他的
   論理和回路の、入力端子に入力された出力信号とで動
   作し、電源に接続されたおよびＤ入力端子を有するＤ
   フリップフロップ回路と、このＤフリップフロップ回路
   の出力信号を積分する積分回路と、この積分回路の出力
   信号と前記第１排他的論理和回路の出力信号との論理積
   をとる論理積回路と、この論理積回路の出力信号と前記
   クランプ回路の、遅延、積分後の出力信号との排他的論
   理和をとる第２排他的論理和回路とを備えたことを特徴
   とする水平同期回路。