JPH0738977Y2 - 位相制御回路 - Google Patents
位相制御回路Info
- Publication number
- JPH0738977Y2 JPH0738977Y2 JP1986088954U JP8895486U JPH0738977Y2 JP H0738977 Y2 JPH0738977 Y2 JP H0738977Y2 JP 1986088954 U JP1986088954 U JP 1986088954U JP 8895486 U JP8895486 U JP 8895486U JP H0738977 Y2 JPH0738977 Y2 JP H0738977Y2
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- JP
- Japan
- Prior art keywords
- circuit
- voltage
- power supply
- pulse
- constant
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- Expired - Lifetime
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- Control Of Electrical Variables (AREA)
- Control Of Ac Motors In General (AREA)
Description
【考案の詳細な説明】 〈技術分野〉 本考案は、トライアツク等を用いて電源のON・OFFのデ
ユーテイ比を変え、負荷の電力を一定に制御する回路、
所謂、位相制御回路に関する。
ユーテイ比を変え、負荷の電力を一定に制御する回路、
所謂、位相制御回路に関する。
〈従来技術〉 一般に、トライアツク、コンデンサー、抵抗等を適査組
み合わせて位相制御回路を構成し、負荷の電力制御を行
う位相制御回路が良く知られているが、従来の位相制御
回路による電力制御方式においては、電源電圧のゼロク
ロス時点または負荷電流のゼロクロス時点を基準にして
位相制御のON・OFFのデユーテイ比を定めていた。
み合わせて位相制御回路を構成し、負荷の電力制御を行
う位相制御回路が良く知られているが、従来の位相制御
回路による電力制御方式においては、電源電圧のゼロク
ロス時点または負荷電流のゼロクロス時点を基準にして
位相制御のON・OFFのデユーテイ比を定めていた。
〈考案が解決しようとする問題点〉 しかし、上記従来の方式では、電源電圧が変動しても位
相制御のON・OFFのデユーテイ比は一定で負荷に供給す
るため、電源電圧が変動すると、負荷の電力が大きく変
動するものであつた。
相制御のON・OFFのデユーテイ比は一定で負荷に供給す
るため、電源電圧が変動すると、負荷の電力が大きく変
動するものであつた。
したがつて、従来の位相制御回路は、負荷の電力を簡単
に変化させることができる反面、電源電圧により負荷の
電力が大きく変動するという問題を有していた。
に変化させることができる反面、電源電圧により負荷の
電力が大きく変動するという問題を有していた。
本考案は、上記の点に鑑み、電源電圧が変動すると位相
制御のON・OFFのデユーテイ比を変え、電源電圧が変動
しても負荷の電力を一定に制御できる位相制御回路の提
供を目的としている。
制御のON・OFFのデユーテイ比を変え、電源電圧が変動
しても負荷の電力を一定に制御できる位相制御回路の提
供を目的としている。
〈問題点を解決するための手段〉 本考案は、第１図の電子回路図、第２図の交流電源が10
0Vの場合のタイミングチヤート、第３図の交流電源が10
0V以下に下つた場合のタイミングチヤートの如く、交流
電源２と負荷１との間に介装されて交流電源２をON・OF
Fするトライアツク３等の制御素子と、前記交流電源２
を整流する整流回路Ａと、該整流回路Ａからの電源整形
電圧Vsに基づいて前記制御素子ON・OFF用の制御信号
（パルス波形等）を発信する制御信号発生回路Ｃとを備
えた位相制御回路において、前記交流電源２からその電
源電圧の変動にかかわらず一定電圧を得る定電圧回路10
が設けられたものである。前記制御信号発生回路Ｃは、
前記定電圧回路10からの出力定電圧に基いて一定の基準
電圧Vkを設定する基準電圧設定部14,15と、該基準電圧
設定部14,15で設定された基準電圧Vkと前記整流回路Ａ
から出力される電源整形電圧Vsとを比較して該電源整形
電圧Vsが前記基準電圧Vkより低くなつたときに信号を出
力する比較器16と、該比較器16の信号出力開始時点でパ
ルスを発生するパルス発生手段19と、該パルス発生手段
19からのパルスを一定遅延時間Ｔだけ遅延してパルス出
力する遅延回路20と、該遅延回路20からの出力パルスに
基いてトライアツク３のON・OFFを制御するトライアツ
ク駆動回路22とを備えている。
0Vの場合のタイミングチヤート、第３図の交流電源が10
0V以下に下つた場合のタイミングチヤートの如く、交流
電源２と負荷１との間に介装されて交流電源２をON・OF
Fするトライアツク３等の制御素子と、前記交流電源２
を整流する整流回路Ａと、該整流回路Ａからの電源整形
電圧Vsに基づいて前記制御素子ON・OFF用の制御信号
（パルス波形等）を発信する制御信号発生回路Ｃとを備
えた位相制御回路において、前記交流電源２からその電
源電圧の変動にかかわらず一定電圧を得る定電圧回路10
が設けられたものである。前記制御信号発生回路Ｃは、
前記定電圧回路10からの出力定電圧に基いて一定の基準
電圧Vkを設定する基準電圧設定部14,15と、該基準電圧
設定部14,15で設定された基準電圧Vkと前記整流回路Ａ
から出力される電源整形電圧Vsとを比較して該電源整形
電圧Vsが前記基準電圧Vkより低くなつたときに信号を出
力する比較器16と、該比較器16の信号出力開始時点でパ
ルスを発生するパルス発生手段19と、該パルス発生手段
19からのパルスを一定遅延時間Ｔだけ遅延してパルス出
力する遅延回路20と、該遅延回路20からの出力パルスに
基いてトライアツク３のON・OFFを制御するトライアツ
ク駆動回路22とを備えている。
〈作用〉 上記本考案においては、交流電源２の電源電圧が変動し
た場合、位相制御のON・OFFのデユーテイ比を変化さ
せ、電源電圧の変動による負荷の電力の変動を少なく
し、従来のゼロクロス時点を基準にするものに比べて、
負荷に安定した電力を供給する。すなわち、本考案で
は、基準電圧Vkは電源整形電圧Vsのほぼ中間（電源整形
電圧Vsのピーク値の変動範囲より下側の値）に設定し
て、電源整形電圧Vsのピーク値以外の所より位相制御の
基準を取り出すことにより、回路の負荷変動に対する位
相補償を行なつてその悪影響を軽減する。
た場合、位相制御のON・OFFのデユーテイ比を変化さ
せ、電源電圧の変動による負荷の電力の変動を少なく
し、従来のゼロクロス時点を基準にするものに比べて、
負荷に安定した電力を供給する。すなわち、本考案で
は、基準電圧Vkは電源整形電圧Vsのほぼ中間（電源整形
電圧Vsのピーク値の変動範囲より下側の値）に設定し
て、電源整形電圧Vsのピーク値以外の所より位相制御の
基準を取り出すことにより、回路の負荷変動に対する位
相補償を行なつてその悪影響を軽減する。
ここで、基準電圧Vkは定電圧回路10からの出力定電圧に
基いて一定の値に固定されるので、電源電圧の変動によ
る基準電圧Vkへの影響を排除でき、故に比較器16での比
較が正確になる。また、パルス発生手段19にて発生した
パルスを遅延回路20にて一定遅延時間Ｔだけ遅延してい
るので、電源電圧変動による遅延時間Ｔへの影響を排除
できる。これらのことから、電圧変動に対する位相補償
を正確に行なうことができる。
基いて一定の値に固定されるので、電源電圧の変動によ
る基準電圧Vkへの影響を排除でき、故に比較器16での比
較が正確になる。また、パルス発生手段19にて発生した
パルスを遅延回路20にて一定遅延時間Ｔだけ遅延してい
るので、電源電圧変動による遅延時間Ｔへの影響を排除
できる。これらのことから、電圧変動に対する位相補償
を正確に行なうことができる。
〈実施例〉 以下、本考案の実施例を図面に従つて説明する。第１図
の電子回路図において、１は負荷であつて、たとえばヒ
ーター、電動機等の電力制御を行う対象となる物であ
る。２はたとえばAC100交流電源であつて、所定周波数
（たとえば50Hzや60Hz）の正弦波電力を供給する。３は
負荷１を位相制御するための制御素子の一例としてのト
ライアツクである。４はAC100V電源から低電圧（たとえ
ばAC14V）を取り出すための変圧器、5,6,7,8は整流用ダ
イオードであり、このダイオードブリツジにより全波整
流回路Ａを構成している。９は両波整流波形を取り出す
ためのダイオードであり、10は定電圧回路（たとえばDC
12V）であつて、これら変圧器４、ダイオード５〜９お
よび定電圧回路10は電源回路11を構成する。
の電子回路図において、１は負荷であつて、たとえばヒ
ーター、電動機等の電力制御を行う対象となる物であ
る。２はたとえばAC100交流電源であつて、所定周波数
（たとえば50Hzや60Hz）の正弦波電力を供給する。３は
負荷１を位相制御するための制御素子の一例としてのト
ライアツクである。４はAC100V電源から低電圧（たとえ
ばAC14V）を取り出すための変圧器、5,6,7,8は整流用ダ
イオードであり、このダイオードブリツジにより全波整
流回路Ａを構成している。９は両波整流波形を取り出す
ためのダイオードであり、10は定電圧回路（たとえばDC
12V）であつて、これら変圧器４、ダイオード５〜９お
よび定電圧回路10は電源回路11を構成する。
12,13は電源回路11から両波整流波形を取り出し分圧す
る抵抗であり、14,15は基準電圧Vk［第２図（ａ）］を
作り出すための基準電圧設定部としての抵抗であり、16
は比較器であつて、抵抗12,13によつて作られた両波整
流波形の分圧電圧すなわち電源整形電圧Vs［第２図
（ｂ）］と抵抗14,15によつて作られた基準電圧Vkとを
比較し方形波出力［第２図（ｂ）］を生成する。17は比
較器16の出力に電圧を供給するための抵抗である。これ
ら抵抗12〜15,17と比較器16とにより電源クロツク回路1
8を構成する。19は比較器16の出力波形の立ち上り時に
パルス［第２図（ｃ）］を発生するパルス発生手段であ
り、具体的には微分回路が用いられる。20は微分回路19
の出力パルスを数msecの遅延時間Ｔだけ遅延するための
遅延回路であつて、遅延時間Ｔを制御するための可変抵
抗21を設けており、この可変抵抗21を操作することによ
り位相制御のON・OFFのデユーテイ比を変えられる。22
は、この遅延回路20の指令に基いてトライアツク３のON
・OFFを制御するトライアツク駆動回路である。
る抵抗であり、14,15は基準電圧Vk［第２図（ａ）］を
作り出すための基準電圧設定部としての抵抗であり、16
は比較器であつて、抵抗12,13によつて作られた両波整
流波形の分圧電圧すなわち電源整形電圧Vs［第２図
（ｂ）］と抵抗14,15によつて作られた基準電圧Vkとを
比較し方形波出力［第２図（ｂ）］を生成する。17は比
較器16の出力に電圧を供給するための抵抗である。これ
ら抵抗12〜15,17と比較器16とにより電源クロツク回路1
8を構成する。19は比較器16の出力波形の立ち上り時に
パルス［第２図（ｃ）］を発生するパルス発生手段であ
り、具体的には微分回路が用いられる。20は微分回路19
の出力パルスを数msecの遅延時間Ｔだけ遅延するための
遅延回路であつて、遅延時間Ｔを制御するための可変抵
抗21を設けており、この可変抵抗21を操作することによ
り位相制御のON・OFFのデユーテイ比を変えられる。22
は、この遅延回路20の指令に基いてトライアツク３のON
・OFFを制御するトライアツク駆動回路である。
そして上記の各部品や回路12〜22により、前記整流回路
Ａから出力される両波整流形の電源整形電圧Vsと、前記
定電圧回路10からの出力に基いて設定された一定の基準
電圧Vkとを比較して、これらが同一電圧となる時点（半
波長につき二個所あるうちの一個所の時点）から一定遅
延時間Ｔ後に、前記制御素子であるトライアツク３のON
・OFF用のパルス波形である制御信号を発信する制御信
号発生回路Ｃを構成している。
Ａから出力される両波整流形の電源整形電圧Vsと、前記
定電圧回路10からの出力に基いて設定された一定の基準
電圧Vkとを比較して、これらが同一電圧となる時点（半
波長につき二個所あるうちの一個所の時点）から一定遅
延時間Ｔ後に、前記制御素子であるトライアツク３のON
・OFF用のパルス波形である制御信号を発信する制御信
号発生回路Ｃを構成している。
上記構成の回路の動作について、第２図、第３図のタイ
ミングチヤートを用いて説明する。先ず、負荷１にヒー
ターが接続されていて、交流電源２より変圧器４からAC
100Vが供給されているとする。この変圧器４によりAC10
0V電圧を低電圧に変換し、ダイオード５〜８により両波
整流し、抵抗12,13により分圧した電圧すなわち電源整
形電圧Vs［第２図（ａ）に示すような両波整流波形］を
比較器16の負入力端子に入力する。一方、比較器16の正
入力端子には、定電圧回路10により安定化された電源を
抵抗14,15で分圧し、基準電圧Vkとして入力する。比較
器16では、これらの電圧を比較し、第２図（ｂ）に示す
ような方形波を出力する。すなわち電源整形電圧Vs＜基
準電圧VkのときＨレベルを出力し、その逆のときはＬレ
ベルを出力する。
ミングチヤートを用いて説明する。先ず、負荷１にヒー
ターが接続されていて、交流電源２より変圧器４からAC
100Vが供給されているとする。この変圧器４によりAC10
0V電圧を低電圧に変換し、ダイオード５〜８により両波
整流し、抵抗12,13により分圧した電圧すなわち電源整
形電圧Vs［第２図（ａ）に示すような両波整流波形］を
比較器16の負入力端子に入力する。一方、比較器16の正
入力端子には、定電圧回路10により安定化された電源を
抵抗14,15で分圧し、基準電圧Vkとして入力する。比較
器16では、これらの電圧を比較し、第２図（ｂ）に示す
ような方形波を出力する。すなわち電源整形電圧Vs＜基
準電圧VkのときＨレベルを出力し、その逆のときはＬレ
ベルを出力する。
この方形波を微分回路19により微分し、第２図（ｃ）に
示すようなパルス波形に変換し、遅延回路20に入力す
る。遅延回路20では、このパルスを可変抵抗21により設
定された時間Ｔだけ遅延して第２図（ｄ）に示すような
パルス波形とし、トライアツク３のON信号としてトライ
アツク駆動回路22へ入力する。トライアツク駆動回路22
は、この信号によりトライアツク３にON指令を出し、ト
ライアツク３をONすることにより、第２図（ｅ）に示す
ような電圧波形を負荷１に供給する。
示すようなパルス波形に変換し、遅延回路20に入力す
る。遅延回路20では、このパルスを可変抵抗21により設
定された時間Ｔだけ遅延して第２図（ｄ）に示すような
パルス波形とし、トライアツク３のON信号としてトライ
アツク駆動回路22へ入力する。トライアツク駆動回路22
は、この信号によりトライアツク３にON指令を出し、ト
ライアツク３をONすることにより、第２図（ｅ）に示す
ような電圧波形を負荷１に供給する。
ここで交流電源２の電圧（AC100V）が下がつたとする
と、変圧器４の出力も下がるため、比較器16の負入力端
子には第３図（ａ）に示すような電圧の低い両波整流波
形である電源整形電圧Vsが入力される。一方、基準電圧
Vkは定電圧回路10の電源より作られているため、電圧変
動はなく一定の電圧を比較器16の正入力端子に入力して
いる。このため比較器16は、電源整形電圧Vs＜基準電圧
VkのときＨレベルを出力し、その逆のときはＬレベルを
出力するので、その出力波形は、電源電圧がAC100Vの時
に比べ△Ｔ×２秒だけＨレベルが長い方形波となる。こ
の波形を微分回路19により微分してパルス波形とし、遅
延回路20により一定遅延時間Ｔだけ遅延し、トライアツ
ク駆動回路22によりトライアツク３を駆動すると、負荷
１の電源波形は、第３図（ｅ）の如く電源電圧がAC100V
の時に比べOFF時間がΔＴ秒短かく、ON時間がΔＴ秒長
い位相制御波形となる。上記とは逆に、交流電源２の電
源電圧が高くなると、負荷１の電源波形のOFF時間が長
く、ON時間が短かくなる。
と、変圧器４の出力も下がるため、比較器16の負入力端
子には第３図（ａ）に示すような電圧の低い両波整流波
形である電源整形電圧Vsが入力される。一方、基準電圧
Vkは定電圧回路10の電源より作られているため、電圧変
動はなく一定の電圧を比較器16の正入力端子に入力して
いる。このため比較器16は、電源整形電圧Vs＜基準電圧
VkのときＨレベルを出力し、その逆のときはＬレベルを
出力するので、その出力波形は、電源電圧がAC100Vの時
に比べ△Ｔ×２秒だけＨレベルが長い方形波となる。こ
の波形を微分回路19により微分してパルス波形とし、遅
延回路20により一定遅延時間Ｔだけ遅延し、トライアツ
ク駆動回路22によりトライアツク３を駆動すると、負荷
１の電源波形は、第３図（ｅ）の如く電源電圧がAC100V
の時に比べOFF時間がΔＴ秒短かく、ON時間がΔＴ秒長
い位相制御波形となる。上記とは逆に、交流電源２の電
源電圧が高くなると、負荷１の電源波形のOFF時間が長
く、ON時間が短かくなる。
したがつて、交流電源２の電源電圧が変動した場合、位
相制御のON・OFFのデユーテイ比を変えることにより負
荷１の電圧変化を押えられる。
相制御のON・OFFのデユーテイ比を変えることにより負
荷１の電圧変化を押えられる。
なお、本考案は、上記実施例に限定されるものではな
く、本考案の範囲内で上記実施例に多くの修正および変
更を加え得ることは勿論である。
く、本考案の範囲内で上記実施例に多くの修正および変
更を加え得ることは勿論である。
たとえば、本考案では、整流回路Ａによる整流は両波整
流に限らず半波整流であつてもよい。
流に限らず半波整流であつてもよい。
〈効果〉 本考案によると、交流電源の電源電圧が変動した場合、
位相制御のON・OFFのデユーテイ比を変化させるので、
電源電圧の変動による負荷の電力の変動は少なくなり、
従来のゼロクロス時点を基準にするものに比べて、負荷
に安定した電力を供給することができる。すなわち、本
考案では、基準電圧は電源整形電圧のほぼ中間（電源整
形電圧のピーク値の変動範囲より下側の値）に設定され
ているので、電源整形電圧のピーク値以外の所より位相
制御の基準を取り出すことになり、回路の負荷変動に対
する位相補償を行なつてその悪影響を軽減できる。
位相制御のON・OFFのデユーテイ比を変化させるので、
電源電圧の変動による負荷の電力の変動は少なくなり、
従来のゼロクロス時点を基準にするものに比べて、負荷
に安定した電力を供給することができる。すなわち、本
考案では、基準電圧は電源整形電圧のほぼ中間（電源整
形電圧のピーク値の変動範囲より下側の値）に設定され
ているので、電源整形電圧のピーク値以外の所より位相
制御の基準を取り出すことになり、回路の負荷変動に対
する位相補償を行なつてその悪影響を軽減できる。
ここで、基準電圧を、定電圧回路からの出力定電圧に基
いて一定の値に固定しているので、電源電圧の変動によ
る基準電圧への影響を排除でき、故に比較器での比較が
正確になる。また、パルス発生手段にて発生したパルス
を遅延回路にて一定遅延時間だけ遅延しているので、電
源電圧変動による遅延時間への悪影響を排除できる。こ
れらのことから、電圧変動に対する位相補償を正確に行
なうことができる。
いて一定の値に固定しているので、電源電圧の変動によ
る基準電圧への影響を排除でき、故に比較器での比較が
正確になる。また、パルス発生手段にて発生したパルス
を遅延回路にて一定遅延時間だけ遅延しているので、電
源電圧変動による遅延時間への悪影響を排除できる。こ
れらのことから、電圧変動に対する位相補償を正確に行
なうことができる。
第１図は本考案実施例の電子回路図、第２図は同じく交
流電源が100Vの場合のタイミングチヤート、第３図は同
じく交流電源が100V以下に下つた場合のタイミングチヤ
ートである。 1:負荷、2:電源、3:トライアツク、4:変圧器、５〜9:ダ
イオード、10:定電圧回路、12〜15,17:抵抗、16:比較
器、19:微分回路、20:遅延回路、21:可変抵抗、22:トラ
イアツク駆動回路、A:整流回路、C:制御信号発生回路、
Vk:基準電圧、Vs:電源整形電圧。
流電源が100Vの場合のタイミングチヤート、第３図は同
じく交流電源が100V以下に下つた場合のタイミングチヤ
ートである。 1:負荷、2:電源、3:トライアツク、4:変圧器、５〜9:ダ
イオード、10:定電圧回路、12〜15,17:抵抗、16:比較
器、19:微分回路、20:遅延回路、21:可変抵抗、22:トラ
イアツク駆動回路、A:整流回路、C:制御信号発生回路、
Vk:基準電圧、Vs:電源整形電圧。
Claims (1)
- 【請求項１】交流電源と負荷との間に介装されて交流電
源をON・OFFする制御素子と、 前記交流電源を整流する整流回路と、 該整流回路からの電源整形電圧に基づいて前記制御素子
ON・OFF用の制御信号を発信する制御信号発生回路と を備えた位相制御回路において、 前記交流電源からその電源電圧の変動にかかわらず一定
電圧を得る定電圧回路が設けられ、 前記制御信号発生回路は、 前記定電圧回路からの出力定電圧に基いて一定の基準電
圧を設定する基準電圧設定部と、 該基準電圧設定部で設定された基準電圧と前記整流回路
から出力される電源整形電圧とを比較して該電源整形電
圧が前記基準電圧より低くなつたときに信号を出力する
比較器と、 該比較器の信号出力開始時点でパルスを発生するパルス
発生手段と、 該パルス発生手段からのパルスを一定遅延時間だけ遅延
してパルス出力する遅延回路と、 該遅延回路からの出力パルスに基いて前記制御素子のON
・OFFを制御する制御素子駆動回路と を備えたことを特徴とする位相制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986088954U JPH0738977Y2 (ja) | 1986-06-11 | 1986-06-11 | 位相制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986088954U JPH0738977Y2 (ja) | 1986-06-11 | 1986-06-11 | 位相制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62202096U JPS62202096U (ja) | 1987-12-23 |
| JPH0738977Y2 true JPH0738977Y2 (ja) | 1995-09-06 |
Family
ID=30947506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986088954U Expired - Lifetime JPH0738977Y2 (ja) | 1986-06-11 | 1986-06-11 | 位相制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0738977Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5812569A (ja) * | 1981-07-15 | 1983-01-24 | Matsushita Electric Works Ltd | 位相制御回路 |
-
1986
- 1986-06-11 JP JP1986088954U patent/JPH0738977Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62202096U (ja) | 1987-12-23 |
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