JPH0740252B2 - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPH0740252B2 JPH0740252B2 JP61051236A JP5123686A JPH0740252B2 JP H0740252 B2 JPH0740252 B2 JP H0740252B2 JP 61051236 A JP61051236 A JP 61051236A JP 5123686 A JP5123686 A JP 5123686A JP H0740252 B2 JPH0740252 B2 JP H0740252B2
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- flag
- data
- latch
- mode
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8007—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors single instruction multiple data [SIMD] multiprocessors
- G06F15/8015—One dimensional arrays, e.g. rings, linear arrays, buses
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/20—Processor architectures; Processor configuration, e.g. pipelining
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Multi Processors (AREA)
- Image Processing (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は，情報処理を高速に実行するためのマルチプロ
セッサシステムに係り，特に画像などの２次元データを
高速に並列処理するのに好適なマルチプロセシステムに
関する。
セッサシステムに係り，特に画像などの２次元データを
高速に並列処理するのに好適なマルチプロセシステムに
関する。
〈従来の技術〉 画像処理では，単一のプロセッサでは実現できないほ
ど，大きな計算能力が要求されるため，マルチプロセッ
サ型式のイメージプロセッサが，種々提案されている。
従来のマルチプロセッサでは，単純だが超高速演算が要
求されるフィルタリング等の前処理のレベルに着目して
いた。その場合には,1982年度国際固体回路会議に発表
されたアン エルエスアイ アダプティブ アレイ プ
ロセッサ（An LSI Adaptive Array Processor）のよう
に，画素数分だけのプロセッサを用意し（完全並列型と
呼ばれる），それぞれのプロセッサは１ビットの演算と
いう低い機能しか持たないが，これを多数個並べること
によって高速化を図るというような構成が多く用いられ
た。そして，上位のレベルの処理である画像の特徴抽出
や構造解析に関しては，速度を犠牲にして（高度な演算
命令を使える）汎用マイコンのプログラムにまかせる
か，用途を限定して専用化した特殊なハードウェアを個
別に設計して用いるという方法が採られていた。
ど，大きな計算能力が要求されるため，マルチプロセッ
サ型式のイメージプロセッサが，種々提案されている。
従来のマルチプロセッサでは，単純だが超高速演算が要
求されるフィルタリング等の前処理のレベルに着目して
いた。その場合には,1982年度国際固体回路会議に発表
されたアン エルエスアイ アダプティブ アレイ プ
ロセッサ（An LSI Adaptive Array Processor）のよう
に，画素数分だけのプロセッサを用意し（完全並列型と
呼ばれる），それぞれのプロセッサは１ビットの演算と
いう低い機能しか持たないが，これを多数個並べること
によって高速化を図るというような構成が多く用いられ
た。そして，上位のレベルの処理である画像の特徴抽出
や構造解析に関しては，速度を犠牲にして（高度な演算
命令を使える）汎用マイコンのプログラムにまかせる
か，用途を限定して専用化した特殊なハードウェアを個
別に設計して用いるという方法が採られていた。
ところが，イメージ・プロセッサの応用分野が拡大する
につれ，要求される処理も高度化してきている。すなわ
ち，前処理のみの高速化では意味がなく，より上位のレ
ベルを扱うことのできるプロセッサが要求されるように
なった。
につれ，要求される処理も高度化してきている。すなわ
ち，前処理のみの高速化では意味がなく，より上位のレ
ベルを扱うことのできるプロセッサが要求されるように
なった。
これに応えるものとして、先の出願（特公昭59-14045
6）では、高度な機能を持つ複数のプロセッサをリング
状に接続することによって、高速でかつ複雑な処理をも
可能とする方式を提供した。
6）では、高度な機能を持つ複数のプロセッサをリング
状に接続することによって、高速でかつ複雑な処理をも
可能とする方式を提供した。
〈本発明が解決しようとする問題点〉 マルチプロセッサ型式で演算能力を高める場合，プロセ
ッサ間通信あるいはプロセッサ間でのデータの共有や交
換がオーバヘッドとなって，期待したほどの能力が得ら
れないという問題がある。この一般的な問題に加えて，
画像処理では２次元的に隣接するプロセッサと高速にデ
ータ転送を行えるようにする必要がある。例えば，前述
の完全並列型のマルチプロセッサシステムでは，すべて
のプロセッサが隣接８方向のプロセッサとデータ転送で
きるように接続されている。そのため、回路の規模が大
きくなり、演算機能を１ビットに制限した上で，データ
転送も１ビット毎にしかできないようになっており，前
処理は高速にできるが、高度な画像処理には不適当であ
った。
ッサ間通信あるいはプロセッサ間でのデータの共有や交
換がオーバヘッドとなって，期待したほどの能力が得ら
れないという問題がある。この一般的な問題に加えて，
画像処理では２次元的に隣接するプロセッサと高速にデ
ータ転送を行えるようにする必要がある。例えば，前述
の完全並列型のマルチプロセッサシステムでは，すべて
のプロセッサが隣接８方向のプロセッサとデータ転送で
きるように接続されている。そのため、回路の規模が大
きくなり、演算機能を１ビットに制限した上で，データ
転送も１ビット毎にしかできないようになっており，前
処理は高速にできるが、高度な画像処理には不適当であ
った。
一方，前述した先の出願である，プロセッサをリング状
に接続する方式は，回路規模の増大を防ぐために考案さ
れたものである。しかし、その中の実施例に示された制
御方式は，リングバス上を流れるデータとプロセッサの
処理との同期をとるために，制御部が，いちいちそれら
の状態を判断した後，逐次にプロセッサおよびリングバ
ス制御部に対して，制御コマンドを送るという方法を用
いているために，十分な高速性が出せなかった。本発明
は，プロセッサを複数台用いる場合，この接続方法に工
夫を加えることによって、経済的で実用的な超高性能イ
メージプロセッサを実現することを目的とする。
に接続する方式は，回路規模の増大を防ぐために考案さ
れたものである。しかし、その中の実施例に示された制
御方式は，リングバス上を流れるデータとプロセッサの
処理との同期をとるために，制御部が，いちいちそれら
の状態を判断した後，逐次にプロセッサおよびリングバ
ス制御部に対して，制御コマンドを送るという方法を用
いているために，十分な高速性が出せなかった。本発明
は，プロセッサを複数台用いる場合，この接続方法に工
夫を加えることによって、経済的で実用的な超高性能イ
メージプロセッサを実現することを目的とする。
〈問題点を解決するための手段〉 本発明の全体構成を第１図に示す。図中破線で示したプ
ロセッサ・ユニット（PU）20は，プロセッサ・エレメン
ト（PE）３と，そのローカルメモリ（Local Memory）２
から成り，これを複数組並べる。但し，第１図では図を
見易くするために,1つのPU20（１）のみを破線で示し他
のPUについては破線の記入と，記号20（２）,20（64）
などの記入を省いてある。
ロセッサ・ユニット（PU）20は，プロセッサ・エレメン
ト（PE）３と，そのローカルメモリ（Local Memory）２
から成り，これを複数組並べる。但し，第１図では図を
見易くするために,1つのPU20（１）のみを破線で示し他
のPUについては破線の記入と，記号20（２）,20（64）
などの記入を省いてある。
それぞれのPE3とローカルメモリ２の間には，パス制御
回路（Path Ctl.）４が入っており,64個のパス制御回路
はシフトレジスタ状に接続されている。又，このシフト
レジスタはリングバス（Ring Bus）１を形成しており，
リングバス制御回路（Ring Bus Ctl.）８によって制御
される。
回路（Path Ctl.）４が入っており,64個のパス制御回路
はシフトレジスタ状に接続されている。又，このシフト
レジスタはリングバス（Ring Bus）１を形成しており，
リングバス制御回路（Ring Bus Ctl.）８によって制御
される。
そして，全体はマイクロコンピュータ（68000）５で制
御され，システムバス10と入出力のためのインタフェー
ス部（DMA I/FとPIO I/F）９を介して，ホストコンピュ
ータと接続される。又，リングバス１は外部機器との間
で画像の入出力を高速に行なうためにも利用する。尚，
本発明によれば,PU数は任意に選択可能で，必要とする
処理能力に合わせて自由に増減できる。
御され，システムバス10と入出力のためのインタフェー
ス部（DMA I/FとPIO I/F）９を介して，ホストコンピュ
ータと接続される。又，リングバス１は外部機器との間
で画像の入出力を高速に行なうためにも利用する。尚，
本発明によれば,PU数は任意に選択可能で，必要とする
処理能力に合わせて自由に増減できる。
〈作用〉 本発明では,PUのハードウェア的な接続関係を，（画像
処理にとっては有利ではないと考えられる）１次元的な
リングバス接続としている。敢えてこうしたのは、構造
が単純であるために，ハードウェア量に関しては，小型
化に適しており，転送データ幅を１ワード（16ビット）
と広く採れる。又，物理的接続は１次元であっても，論
理的には（８×8,4×16,2×32というように）任意の２
次元配列として扱うことができるため，（８方向接続に
比べ）かえって自由度は高い等の利点があるためであ
る。
処理にとっては有利ではないと考えられる）１次元的な
リングバス接続としている。敢えてこうしたのは、構造
が単純であるために，ハードウェア量に関しては，小型
化に適しており，転送データ幅を１ワード（16ビット）
と広く採れる。又，物理的接続は１次元であっても，論
理的には（８×8,4×16,2×32というように）任意の２
次元配列として扱うことができるため，（８方向接続に
比べ）かえって自由度は高い等の利点があるためであ
る。
又，リングバス１をプロセッサエレメント３とローカル
メモリ２の接続点の位置に設けたことにより，実施例で
詳しく述べる多様な動作モードを実現することができ，
更にリングバスはデータの転送のみの役割とし，ローカ
ルメモリへのアドレス及びリード・ライト信号は（プロ
グラムによって）PEから供給するようにして，アドレス
カウンタなどのハードウェアを省略し，回路規模の縮小
を図ると共に，リングバス上のデータの流れと、プロセ
ッサの処理の同期化を自動化し、際めて高速に処理を実
行することが可能となった。
メモリ２の接続点の位置に設けたことにより，実施例で
詳しく述べる多様な動作モードを実現することができ，
更にリングバスはデータの転送のみの役割とし，ローカ
ルメモリへのアドレス及びリード・ライト信号は（プロ
グラムによって）PEから供給するようにして，アドレス
カウンタなどのハードウェアを省略し，回路規模の縮小
を図ると共に，リングバス上のデータの流れと、プロセ
ッサの処理の同期化を自動化し、際めて高速に処理を実
行することが可能となった。
〈実施例〉 以下，本発明の一実施例について説明する。
尚，本実施例の中で,PU20については，同一の回路構成
が,64組使われているので，これらが何番目であるかに
意味があるときには,20（１）あるいは23（２）などの
ように（ ）を使って表記し，一般的にそのうちの１つ
を指す場合には,20あるいは23というように（ ）を省
いて表記する。
が,64組使われているので，これらが何番目であるかに
意味があるときには,20（１）あるいは23（２）などの
ように（ ）を使って表記し，一般的にそのうちの１つ
を指す場合には,20あるいは23というように（ ）を省
いて表記する。
［４つの動作モード］ 本発明では，第１図に示したように，処理対象である画
像データはリングバス１を経由して，各PU20（１）〜20
（64）のローカルメモリ２（１）〜２（64）に送り込ま
れるようにしている。又，各PE3（１）〜３（64）はそ
の中に独立に専用のプログラムメモリを持ち，その内容
（プログラム）はシステムメモリ（System Memory）６
から，必要に応じてDMAコントローラ（DMAC）７によっ
て転送される。このとき全PEに対し，一斉に同一プログ
ラムを転送することもできる。そしてPE3の任意アドレ
スからの起動や停止などの制御は，マイクロプロセッサ
（68000）５から行い，各PE3は必要な時にはマイクロプ
ロセッサ５に対して割込みを掛けることができる。
像データはリングバス１を経由して，各PU20（１）〜20
（64）のローカルメモリ２（１）〜２（64）に送り込ま
れるようにしている。又，各PE3（１）〜３（64）はそ
の中に独立に専用のプログラムメモリを持ち，その内容
（プログラム）はシステムメモリ（System Memory）６
から，必要に応じてDMAコントローラ（DMAC）７によっ
て転送される。このとき全PEに対し，一斉に同一プログ
ラムを転送することもできる。そしてPE3の任意アドレ
スからの起動や停止などの制御は，マイクロプロセッサ
（68000）５から行い，各PE3は必要な時にはマイクロプ
ロセッサ５に対して割込みを掛けることができる。
ところで本発明では，複数のPU20によって画像を処理す
る訳であるから，画像データおよび処理プログラを何ら
かの形で各PUに分配して，効率良く並列処理することが
重要である。汎用性のあるイメージプロセッサとして，
多種多様な画像処理アルゴリズムを支障なく実行できる
ように，本実施例では４つの動作モード（利用形態）を
可能とした。これらを表１に纏めた。以下それぞれのモ
ードについて説明する。
る訳であるから，画像データおよび処理プログラを何ら
かの形で各PUに分配して，効率良く並列処理することが
重要である。汎用性のあるイメージプロセッサとして，
多種多様な画像処理アルゴリズムを支障なく実行できる
ように，本実施例では４つの動作モード（利用形態）を
可能とした。これらを表１に纏めた。以下それぞれのモ
ードについて説明する。
（ａ）複数データモード 処理すべき画像が大量にあって，これらに対し順次同一
処理を施すというように，複数の画像をそれぞれ複数の
PUに分配できるとき，このモードを用いると,PU間での
データのやり取りが不要となるため，オーバヘッドがほ
とんどない。但し，複数のPUの処理の終了時刻が一致し
たときには，画像データをローカルメモリに供給するリ
ングバスの競合が起き，待ちが生ずるので注意を要する
（実際にはPUの終了時刻は，適度にランダム化されるの
で，大きなオーバーヘッドにはならない）。
処理を施すというように，複数の画像をそれぞれ複数の
PUに分配できるとき，このモードを用いると,PU間での
データのやり取りが不要となるため，オーバヘッドがほ
とんどない。但し，複数のPUの処理の終了時刻が一致し
たときには，画像データをローカルメモリに供給するリ
ングバスの競合が起き，待ちが生ずるので注意を要する
（実際にはPUの終了時刻は，適度にランダム化されるの
で，大きなオーバーヘッドにはならない）。
（ｂ）領域分割モード 本モードは,1枚の画像を高速に処理したいときに用い
る。但し，画像を部分領域に分割し，これらを各PUに分
配して処理する（第４図参照）ので，一連の処理が終了
した時点で，部分領域の境界線上で，処理結果をつなぎ
あわせる処理が必要となる場合がある。これは領域分割
モードに固有の余分な処理であり，不注意のこの処理方
式を実行すると大きなオーバーヘッドを生じる恐れがあ
るが，後で詳述するように，本発明の構成によれば，そ
のような処理に要する時間がオーバーヘッドとならない
ように十分に小さく抑えられる。
る。但し，画像を部分領域に分割し，これらを各PUに分
配して処理する（第４図参照）ので，一連の処理が終了
した時点で，部分領域の境界線上で，処理結果をつなぎ
あわせる処理が必要となる場合がある。これは領域分割
モードに固有の余分な処理であり，不注意のこの処理方
式を実行すると大きなオーバーヘッドを生じる恐れがあ
るが，後で詳述するように，本発明の構成によれば，そ
のような処理に要する時間がオーバーヘッドとならない
ように十分に小さく抑えられる。
（ｃ）機能分割モード 本モードは,1枚の対象画像に対し，多数の特徴量を求め
たり，多数の辞書とのマッチングを行なうような場合
で，処理機能を複数PUに分担させられる処理アルゴリズ
ムに適する。この場合，処理の結果として得られるデー
タ量は，元の画像のデータ量に比べはるかに少量になる
ので，各PUに分散する処理結果を集積する処理は，オー
バヘッドと呼ぶ程にはならない。
たり，多数の辞書とのマッチングを行なうような場合
で，処理機能を複数PUに分担させられる処理アルゴリズ
ムに適する。この場合，処理の結果として得られるデー
タ量は，元の画像のデータ量に比べはるかに少量になる
ので，各PUに分散する処理結果を集積する処理は，オー
バヘッドと呼ぶ程にはならない。
（ｄ）パイプラインモード 本モードは，スキャナから得られる画像信号のように，
発生する画素データの速度が遅く，このデータ・レート
に合わせて実時間で処理できるような場合であって，か
つ処理内容がシーケンシャルな複数の機能に分けられる
場合に適する。
発生する画素データの速度が遅く，このデータ・レート
に合わせて実時間で処理できるような場合であって，か
つ処理内容がシーケンシャルな複数の機能に分けられる
場合に適する。
［リングバス部の構成］ 第１図で示したリングバス（Ring Bus）１上にあるパス
制御回路（Path Ctl.）４の1PU分の詳細を第２図に示
す。パス制御回路には２種のラッチ（データラッチ21と
フラッグラッチ22）があって，それぞれシフトレジスタ
状に隣のPUの同様のラッチに接続され，リングバス制御
部８と合せて，全体としてリングバスを構成している。
制御回路（Path Ctl.）４の1PU分の詳細を第２図に示
す。パス制御回路には２種のラッチ（データラッチ21と
フラッグラッチ22）があって，それぞれシフトレジスタ
状に隣のPUの同様のラッチに接続され，リングバス制御
部８と合せて，全体としてリングバスを構成している。
すなわちデータラッチ21とフラッグラッチ22は，シフト
クロック14を受けとるごとにデータを更新することによ
ってシフトレジスタとしての動作をし,64組の全体とし
て，リング状にデータを転送する。
クロック14を受けとるごとにデータを更新することによ
ってシフトレジスタとしての動作をし,64組の全体とし
て，リング状にデータを転送する。
第２図に基づき，まずデータの流れについて説明する。
隣の段のデータラッチから送られて来る16ビットのデー
タは，データバス制御部（Data Bus Ctl.）23に入る。
ここには,PE3のデータバス101とローカルメモリ２のデ
ータバス102と103（それぞれ16ビットの幅を持つ）が接
続されている。そしてその先にその段に所属するデータ
ラッチ21があって，隣のPUへと出て行く。データバス制
御部23は図示したように７つのトライステート制御ゲー
ト231〜237によって構成され，どの制御ゲートを開き，
どの制御ゲートを閉じるかはセレクト信号（Select Sig
nal）104によって切替られる。セレクト信号とは,PE3か
ら出力されるリード信号（RD）105,ライト信号（WT）10
6,およびアドレスバス（図では省略している）の組合せ
によって決まる信号であって，これらによって第３図に
示す７種類の接続状態が選択される。先に述べた本実施
例の４つの動作モードに対応して必要となる全ての画像
データ転送は，これら７種の接続状態を使い分けること
によって実現できる。又，リングバスはデータの転送の
みの役割とし，ローカルメモリ２へのアドレス及びリー
ド・ライト信号は（プログラムによって）PE3から供給
するようにして，アドレスカウンタなどのハードウェア
を省略し，回路規模の縮小を図っている。
隣の段のデータラッチから送られて来る16ビットのデー
タは，データバス制御部（Data Bus Ctl.）23に入る。
ここには,PE3のデータバス101とローカルメモリ２のデ
ータバス102と103（それぞれ16ビットの幅を持つ）が接
続されている。そしてその先にその段に所属するデータ
ラッチ21があって，隣のPUへと出て行く。データバス制
御部23は図示したように７つのトライステート制御ゲー
ト231〜237によって構成され，どの制御ゲートを開き，
どの制御ゲートを閉じるかはセレクト信号（Select Sig
nal）104によって切替られる。セレクト信号とは,PE3か
ら出力されるリード信号（RD）105,ライト信号（WT）10
6,およびアドレスバス（図では省略している）の組合せ
によって決まる信号であって，これらによって第３図に
示す７種類の接続状態が選択される。先に述べた本実施
例の４つの動作モードに対応して必要となる全ての画像
データ転送は，これら７種の接続状態を使い分けること
によって実現できる。又，リングバスはデータの転送の
みの役割とし，ローカルメモリ２へのアドレス及びリー
ド・ライト信号は（プログラムによって）PE3から供給
するようにして，アドレスカウンタなどのハードウェア
を省略し，回路規模の縮小を図っている。
次にフラッグラッチの機能について説明する。第２図に
示したように，フラッグラッチの出力108はANDゲート25
によって,PE3のリード・ライト信号（RD105,WT106）をO
Rゲート24によってオアした信号107と，アンドを取っ
て,PE3のレディピン（RDY）109に接続されている。従っ
て,PE3のリード・ライト動作は，フラッグラッチ22に１
がセットされている時にのみ実行され，フラッグラッチ
22が１になるまでは,PE3のリード・ライト動作は引き延
ばされる。つまり，リングバス１上を流れてくるデータ
11が，所望のPU3のデータバス制御部23に到達するタイ
ミングで，フラッグラッチ22がセットされるようにし
て,PE3のプログラムによるリード・ライト動作との同期
を取っている。尚，フラッグラッチの状態は，リングバ
ス制御回路８から送られて来るモード信号（Mode）12,
前段のフラッグラッチの状態108（i-1），及び前シフト
サイクルにおける自分自身の状態108（ｉ）によって，
フラッグ制御回路（Flag Ctl.）26が決定する。このよ
うに，本発明では，先の出願の方式では処理の高速化に
おけるネックとなっていたリングバス上のデータの流れ
とプロセッサによる処理の同期化が自動化され、極めて
短時間で行なえるようになった。
示したように，フラッグラッチの出力108はANDゲート25
によって,PE3のリード・ライト信号（RD105,WT106）をO
Rゲート24によってオアした信号107と，アンドを取っ
て,PE3のレディピン（RDY）109に接続されている。従っ
て,PE3のリード・ライト動作は，フラッグラッチ22に１
がセットされている時にのみ実行され，フラッグラッチ
22が１になるまでは,PE3のリード・ライト動作は引き延
ばされる。つまり，リングバス１上を流れてくるデータ
11が，所望のPU3のデータバス制御部23に到達するタイ
ミングで，フラッグラッチ22がセットされるようにし
て,PE3のプログラムによるリード・ライト動作との同期
を取っている。尚，フラッグラッチの状態は，リングバ
ス制御回路８から送られて来るモード信号（Mode）12,
前段のフラッグラッチの状態108（i-1），及び前シフト
サイクルにおける自分自身の状態108（ｉ）によって，
フラッグ制御回路（Flag Ctl.）26が決定する。このよ
うに，本発明では，先の出願の方式では処理の高速化に
おけるネックとなっていたリングバス上のデータの流れ
とプロセッサによる処理の同期化が自動化され、極めて
短時間で行なえるようになった。
［領域分割モードに関する考察］ 領域分割モードにおいては，このモード固有の問題が生
じるので，それをここで詳しく説明する。本モードで
は，第４図に示すようにＸ×Ｙ画素の大きさの画像をｘ
×ｙ画素の大きさの部分画像Sijに分割する。そして，
このｍ×ｎ個の部分画像Sijを,m×ｎ台のPUに割り当て
て処理する。従って，実行すべき処理が濃度変換のよう
に，画素単位のものである場合には,1台のPUで処理する
場合に比べ,m×ｎ倍の速度を得ることができる。ところ
が，フィルタリング処理のように,1つの画素の処理結果
は，その画素を中心とするマスクエリアのなかに含まれ
る複数の画素のデータによって決定される場合には，状
況はやや複雑になる。つまり，第５図に示すように，画
像の周辺部の画素においては，その画素を中心とするマ
スクエリアが，画像の外にはみ出すため，正しく処理す
ることができない（このようにしてできる正しく処理で
きない部分を非正常部と呼ぶことにする）。この問題は
画像処理一般に生じるが，特に領域分割モードにおける
処理の場合には，後で各部分画像をつなぎ合わせて元の
大きさに戻してやる必要があるため，部分画像の周辺
（すなわち境界部）に非正常部が生じると致命的であ
る。
じるので，それをここで詳しく説明する。本モードで
は，第４図に示すようにＸ×Ｙ画素の大きさの画像をｘ
×ｙ画素の大きさの部分画像Sijに分割する。そして，
このｍ×ｎ個の部分画像Sijを,m×ｎ台のPUに割り当て
て処理する。従って，実行すべき処理が濃度変換のよう
に，画素単位のものである場合には,1台のPUで処理する
場合に比べ,m×ｎ倍の速度を得ることができる。ところ
が，フィルタリング処理のように,1つの画素の処理結果
は，その画素を中心とするマスクエリアのなかに含まれ
る複数の画素のデータによって決定される場合には，状
況はやや複雑になる。つまり，第５図に示すように，画
像の周辺部の画素においては，その画素を中心とするマ
スクエリアが，画像の外にはみ出すため，正しく処理す
ることができない（このようにしてできる正しく処理で
きない部分を非正常部と呼ぶことにする）。この問題は
画像処理一般に生じるが，特に領域分割モードにおける
処理の場合には，後で各部分画像をつなぎ合わせて元の
大きさに戻してやる必要があるため，部分画像の周辺
（すなわち境界部）に非正常部が生じると致命的であ
る。
これを避けるために，領域分割モードでは，第６図
（ａ）に示すように，部分画像をあらかじめオーバラッ
プさせておくことが必要である。更に，部分画像の周辺
に生ずる非正常部の幅（マスクエリアの幅から１を引い
た数の半分）は，フィルタリングを繰り返すことによっ
て，加算的に増加していくので，これを阻止する必要が
ある。つまり，フィルタリング処理を実行する度に（あ
るいは何回かの繰返し毎に）非正常部を正常に処理され
た画像で置換することが必要となる。この非正常部の置
換は次のようにして実現できる。部分画像Sijをフィル
タリング処理して生じた非正常部を，隣接する部分画像
間で見ると，第７図（ａ）に示すように，互いに相手の
正常に処理されたエリア内にあることが分かる。従っ
て,8方向に隣接するPUのもつこれらの正常な画像データ
を用いれば，先の置換は正しく行なうことができる。
（ａ）に示すように，部分画像をあらかじめオーバラッ
プさせておくことが必要である。更に，部分画像の周辺
に生ずる非正常部の幅（マスクエリアの幅から１を引い
た数の半分）は，フィルタリングを繰り返すことによっ
て，加算的に増加していくので，これを阻止する必要が
ある。つまり，フィルタリング処理を実行する度に（あ
るいは何回かの繰返し毎に）非正常部を正常に処理され
た画像で置換することが必要となる。この非正常部の置
換は次のようにして実現できる。部分画像Sijをフィル
タリング処理して生じた非正常部を，隣接する部分画像
間で見ると，第７図（ａ）に示すように，互いに相手の
正常に処理されたエリア内にあることが分かる。従っ
て,8方向に隣接するPUのもつこれらの正常な画像データ
を用いれば，先の置換は正しく行なうことができる。
ところで，非正常部の置換に際し,8方向のPUからの画像
データを転送せずに，これを３方向で済ませることが可
能である。先の説明では，直感的に分かりやすい処理方
式であることから，フィルタリング処理後の画像の位置
が処理前と変わらないように，マスクエリアの中心位置
に処理結果の画素を書き込む方式について述べた。しか
し，結果の画像が処理前の位置に対して相対的に，全体
にシフトすることを許すならば，マスクエリアの左上隅
位置に処理結果の画素を書き込むようにしてもよい。こ
うすると，非正常部は第７図（ｂ）に示すように，右方
と下方のみに生じる。それゆえ，前述の置換のためのデ
ータ転送は８方向ではなく３方向のみでよいことにな
る。この場合，オーバラップエリアの取り方は第６図
（ｂ）のようにする。尚，非正常部の幅はマスクエリア
の幅から１を引いたものとなるが，非正常部全体の画素
数は前者の場合と変わらない。以後，前者を８方向転送
型，後者を３方向転送型と呼ぶこととする。
データを転送せずに，これを３方向で済ませることが可
能である。先の説明では，直感的に分かりやすい処理方
式であることから，フィルタリング処理後の画像の位置
が処理前と変わらないように，マスクエリアの中心位置
に処理結果の画素を書き込む方式について述べた。しか
し，結果の画像が処理前の位置に対して相対的に，全体
にシフトすることを許すならば，マスクエリアの左上隅
位置に処理結果の画素を書き込むようにしてもよい。こ
うすると，非正常部は第７図（ｂ）に示すように，右方
と下方のみに生じる。それゆえ，前述の置換のためのデ
ータ転送は８方向ではなく３方向のみでよいことにな
る。この場合，オーバラップエリアの取り方は第６図
（ｂ）のようにする。尚，非正常部の幅はマスクエリア
の幅から１を引いたものとなるが，非正常部全体の画素
数は前者の場合と変わらない。以後，前者を８方向転送
型，後者を３方向転送型と呼ぶこととする。
［領域分割モードにおけるリングバスの制御］ 前述したように，本発明では複数のPU20がリングバス１
によって物理的に１次元的に接続されている。これを第
４図に示したような２次元の領域分割モードで利用する
場合に，各PUを論理的な２次元配置（ｍ×ｎ）に対応さ
せる。このとき,PU間の接続の関係は＠８のようになっ
ており，実は画像のラスタスキャンとの整合性がうまく
取れている。更に,PU間の論理的な２次元方向の距離と
物理的な１次元の距離との対応も単純になる。例えば，
論理的な２次元空間での右へのデータ移動は，リングバ
スの１回のシフトであり，下への移動はｍ回のシフト，
左上への移動は（mn-n−１）回のシフトという具合に対
応するが，この関係は全てのPUの組合せについて成立す
る。これらの特徴を生かしたリングバスの制御方式につ
いて，以下に２つの例を示す。
によって物理的に１次元的に接続されている。これを第
４図に示したような２次元の領域分割モードで利用する
場合に，各PUを論理的な２次元配置（ｍ×ｎ）に対応さ
せる。このとき,PU間の接続の関係は＠８のようになっ
ており，実は画像のラスタスキャンとの整合性がうまく
取れている。更に,PU間の論理的な２次元方向の距離と
物理的な１次元の距離との対応も単純になる。例えば，
論理的な２次元空間での右へのデータ移動は，リングバ
スの１回のシフトであり，下への移動はｍ回のシフト，
左上への移動は（mn-n−１）回のシフトという具合に対
応するが，この関係は全てのPUの組合せについて成立す
る。これらの特徴を生かしたリングバスの制御方式につ
いて，以下に２つの例を示す。
（ａ）領域分割モードにおけるオーバラップを持つ部分
画像のロード 画像データは第１図のリングバス制御回路８を介して，
外部からラスタスキャンで送られて来るものとする。
画像のロード 画像データは第１図のリングバス制御回路８を介して，
外部からラスタスキャンで送られて来るものとする。
全てのPU20のフラッグラッチ22をリセットする。
全てのPE3には，『ローカルメモリ２に対し，画像を
書き込むべき先頭アドレスから順にインクリメントする
アドレスを発生しつつ，リングバス１からのデータをロ
ーカルメモリ２に書き込むことを繰り返す』プログラム
をロードして起動しておく １番目のPU3（１）のフラッグラッチ22（１）のみを
セットし，画像データをリングバス制御回路８からリン
グバス１に流し込む 次々とデータラッチ21上をシフトして行く画像データ
は,1番目のPU3（１）のローカルメモリ２（１）のみに
書き込まれる。この間はモード信号12は，ホールドモー
ドにしておき，全てのフラッグラッチ22は変化させない ２番目のPU20（２）が受け取るべき最初の画素データ
が２番目のPU20（２）に到達するタイミングで，モード
信号12をコピー１モードにして再びホールドモードにす
る コピー１モードは，左側のフラッグラッチ22（i-1）が
１であるときのみ，そのフラッグラッチ22（ｉ）を１に
するという意味である。これにより（１番目のフラッグ
ラッチ22（１）は１のままで）,2番目のフラッグラッチ
22（２）が１となる。この状態で画像データのシフトを
続行すると,1番目と２番目のローカルメモリ２（１）と
２（２）への書込みが並行して行なわれる。すなわち，
オーバラップ分の書込みが同時的に実行される。そして その１ラスタ中で,1番目のローカルメモリ２（１）に
書き込むべきデータの最後の画素データが,1番目のPU20
（１）を通過するタイミングで，モード信号12をコピー
０モードにする コピー０モードは，左側のフラッグラッチ22（i-1）が
０であるときのみ，そのフラッグラッチ22（ｉ）を０に
するという意味である。これにより,1番目のフラッグラ
ッチ22（１）は０となり,2番目のフラッグラッチ22
（２）は１を保つ。この状態で画像データのシフトを続
行すると,2番目のローカルメモリ２（２）のみに選択的
な書込みが行なわれる。以後，の「１番目」を「i-
1番目」，「２番目」を「ｉ番目」と読み替えて ｉを進めつつ，上記と同様にとを繰り返して,i番
目とi-1番目のフラッグラッチ22（ｉ）と22（i-1）を操
作して,m番目のPU20（ｍ）までの１ラスタ分の書込みが
行なわれたとき，再び最初の状態（）に戻る こうして，次々と後続のラスタの画像データの書込みが
行なわれる。１次元のたんざく形の領域分割の場合に
は，このようにして全ての部分画像の分配が終了する
が,2次元の領域分割の場合には，縦方向にも上記の横方
向の制御と同じようなモード信号の制御を行なう。
書き込むべき先頭アドレスから順にインクリメントする
アドレスを発生しつつ，リングバス１からのデータをロ
ーカルメモリ２に書き込むことを繰り返す』プログラム
をロードして起動しておく １番目のPU3（１）のフラッグラッチ22（１）のみを
セットし，画像データをリングバス制御回路８からリン
グバス１に流し込む 次々とデータラッチ21上をシフトして行く画像データ
は,1番目のPU3（１）のローカルメモリ２（１）のみに
書き込まれる。この間はモード信号12は，ホールドモー
ドにしておき，全てのフラッグラッチ22は変化させない ２番目のPU20（２）が受け取るべき最初の画素データ
が２番目のPU20（２）に到達するタイミングで，モード
信号12をコピー１モードにして再びホールドモードにす
る コピー１モードは，左側のフラッグラッチ22（i-1）が
１であるときのみ，そのフラッグラッチ22（ｉ）を１に
するという意味である。これにより（１番目のフラッグ
ラッチ22（１）は１のままで）,2番目のフラッグラッチ
22（２）が１となる。この状態で画像データのシフトを
続行すると,1番目と２番目のローカルメモリ２（１）と
２（２）への書込みが並行して行なわれる。すなわち，
オーバラップ分の書込みが同時的に実行される。そして その１ラスタ中で,1番目のローカルメモリ２（１）に
書き込むべきデータの最後の画素データが,1番目のPU20
（１）を通過するタイミングで，モード信号12をコピー
０モードにする コピー０モードは，左側のフラッグラッチ22（i-1）が
０であるときのみ，そのフラッグラッチ22（ｉ）を０に
するという意味である。これにより,1番目のフラッグラ
ッチ22（１）は０となり,2番目のフラッグラッチ22
（２）は１を保つ。この状態で画像データのシフトを続
行すると,2番目のローカルメモリ２（２）のみに選択的
な書込みが行なわれる。以後，の「１番目」を「i-
1番目」，「２番目」を「ｉ番目」と読み替えて ｉを進めつつ，上記と同様にとを繰り返して,i番
目とi-1番目のフラッグラッチ22（ｉ）と22（i-1）を操
作して,m番目のPU20（ｍ）までの１ラスタ分の書込みが
行なわれたとき，再び最初の状態（）に戻る こうして，次々と後続のラスタの画像データの書込みが
行なわれる。１次元のたんざく形の領域分割の場合に
は，このようにして全ての部分画像の分配が終了する
が,2次元の領域分割の場合には，縦方向にも上記の横方
向の制御と同じようなモード信号の制御を行なう。
（ｂ）領域分割モードにおける非正常部の置換 全てのPE3には，『ローカルメモリ２のアドレスを更
新しつつリードを行ない，次いでライトを行なうことを
繰り返す』プログラムをロードし起動して置く モード信号12によって一度全てのフラッグラッチ22を
１にセットして，全てのPE3にローカルメモリ２からの
読出しを行なわせる 再びモード信号12によって全フラッグラッチ22を０に
戻して（PE3のライト動作を引き延ばして置き），リン
グバス１を所定回数（PUの論理的な２次元配列と論理的
な２次元の転送方向によって決まる数）だけシフトする 再度全フラッグラッチ22を１にセットする これで転送されたデータが,PE3のライト動作によってロ
ーカルメモリ２に書き込まれる。こうして１画素分の置
換が完了する。以後 に戻って，同じ動作を所定回数（オーバラップの幅
と部分画像の１辺の長さの積として求まる画素数，第７
図を参照）だけ繰り返す。
新しつつリードを行ない，次いでライトを行なうことを
繰り返す』プログラムをロードし起動して置く モード信号12によって一度全てのフラッグラッチ22を
１にセットして，全てのPE3にローカルメモリ２からの
読出しを行なわせる 再びモード信号12によって全フラッグラッチ22を０に
戻して（PE3のライト動作を引き延ばして置き），リン
グバス１を所定回数（PUの論理的な２次元配列と論理的
な２次元の転送方向によって決まる数）だけシフトする 再度全フラッグラッチ22を１にセットする これで転送されたデータが,PE3のライト動作によってロ
ーカルメモリ２に書き込まれる。こうして１画素分の置
換が完了する。以後 に戻って，同じ動作を所定回数（オーバラップの幅
と部分画像の１辺の長さの積として求まる画素数，第７
図を参照）だけ繰り返す。
ここまでで,1方向分の画素データの置換が終了する。
リングバス制御回路８にセットしてあるリングバスの
シフト回数（で用いる）を変更して，〜をもう一
度実行する。
シフト回数（で用いる）を変更して，〜をもう一
度実行する。
これで２方向分の置換が終了するが，ここまでで３方向
転送型で実際に必要な転送は全て完了しており,3回目の
転送は不要である。何故ならば，（左への転送の次に上
への転送を行なうとして）１回目の置換時に第７図で示
したSi+1j+1の正常データは，Sij+1へと転送されてお
り，これを２回目の転送でSij+1中の正常データと合わ
せてSijへ転送できるからである。
転送型で実際に必要な転送は全て完了しており,3回目の
転送は不要である。何故ならば，（左への転送の次に上
への転送を行なうとして）１回目の置換時に第７図で示
したSi+1j+1の正常データは，Sij+1へと転送されてお
り，これを２回目の転送でSij+1中の正常データと合わ
せてSijへ転送できるからである。
以上の説明で分かるように，領域分割モードにおける非
正常部の置換は，リングバス１を用いることによって，
複数のPU3の全てに対して並列的に行なうことができる
ため,PU3の数に依存せず短時間で終了する。
正常部の置換は，リングバス１を用いることによって，
複数のPU3の全てに対して並列的に行なうことができる
ため,PU3の数に依存せず短時間で終了する。
複数のPU3への同一画像の一斉ロードも，同様の制御方
法によれば，画像データを一度リングバス１に載せるだ
けで全てのPU3に配送されるため，極めて高速に実行す
ることができる。
法によれば，画像データを一度リングバス１に載せるだ
けで全てのPU3に配送されるため，極めて高速に実行す
ることができる。
リングバス制御回路８は，第９図に示すようにシフト制
御部81とセレクタ82,入力バッファ83,出力バッファ84か
ら構成される。通常セレクタ82はリングバスデータ11
（64）が11（０）に出ていくように接続されている。画
像データの入力を行う際には，セレクタ82が、システム
バス10からの信号によって切替えられて，入力バッファ
を経由して入ってくるデータをリングバスデータ11
（０）としてリングバスに送り込まれる。プリンタなど
への画像データの出力は，リングバスデータ11（64）を
出力バッファ84を介して外部へ取り出す。
御部81とセレクタ82,入力バッファ83,出力バッファ84か
ら構成される。通常セレクタ82はリングバスデータ11
（64）が11（０）に出ていくように接続されている。画
像データの入力を行う際には，セレクタ82が、システム
バス10からの信号によって切替えられて，入力バッファ
を経由して入ってくるデータをリングバスデータ11
（０）としてリングバスに送り込まれる。プリンタなど
への画像データの出力は，リングバスデータ11（64）を
出力バッファ84を介して外部へ取り出す。
シフト制御部81の中には，論理的な２次元配置に置かれ
たPUの縦と横の数ｍとｎや領域分割された画像のオーバ
ラップ幅などを記憶するレジスタを設け，これらの値
は，リングバス１の転送開始前にマイクロコンピュータ
５によって設定される。シフト制御部81は上記レジスタ
の他にシフトクロック発生器，シフトクロック14をカウ
ントするカウンタ，これらのカウント値とレジスタに設
定された値を元に，モード信号12を次々に変更するため
のROMやPALから構成されるが，上述の制御方式を理解す
れば，種々の方式で容易に実現できるので，詳細は省略
する。
たPUの縦と横の数ｍとｎや領域分割された画像のオーバ
ラップ幅などを記憶するレジスタを設け，これらの値
は，リングバス１の転送開始前にマイクロコンピュータ
５によって設定される。シフト制御部81は上記レジスタ
の他にシフトクロック発生器，シフトクロック14をカウ
ントするカウンタ，これらのカウント値とレジスタに設
定された値を元に，モード信号12を次々に変更するため
のROMやPALから構成されるが，上述の制御方式を理解す
れば，種々の方式で容易に実現できるので，詳細は省略
する。
〈発明の効果〉 本発明によれば，プロセッサ間のデータの交換を高速化
できるため，マルチプロセッサにおける処理速度を大幅
に向上することができる。又，プロセッサ間は１次元的
な接続としているため，装置規模が小さく実用的であ
る。そして，プロセッサ間を結合するリングバスをプロ
セッサとローカルメモリの間に配置したことにより，多
くの動作モードを実現することが可能となり，更にデー
タの流れとプロセッサ処理の同期，メモリアドレスの発
生などの方法が単純かつ高速化された。
できるため，マルチプロセッサにおける処理速度を大幅
に向上することができる。又，プロセッサ間は１次元的
な接続としているため，装置規模が小さく実用的であ
る。そして，プロセッサ間を結合するリングバスをプロ
セッサとローカルメモリの間に配置したことにより，多
くの動作モードを実現することが可能となり，更にデー
タの流れとプロセッサ処理の同期，メモリアドレスの発
生などの方法が単純かつ高速化された。
第１図は本発明の一実施例，第２図と第３図はパス制御
回路の詳細を示す図，第４図は画像の分割の説明図，第
５図〜第８図は動作原理を説明する図，第９図はリング
バス制御回路の詳細を示す図である。 符号の説明 １……リングバス ２……ローカルメモリ ３……プロセッサエレメント（PE） ４……パス制御回路 ５……マイクロコンピュータ ８……リングバス制御回路
回路の詳細を示す図，第４図は画像の分割の説明図，第
５図〜第８図は動作原理を説明する図，第９図はリング
バス制御回路の詳細を示す図である。 符号の説明 １……リングバス ２……ローカルメモリ ３……プロセッサエレメント（PE） ４……パス制御回路 ５……マイクロコンピュータ ８……リングバス制御回路
Claims (4)
- 【請求項１】制御部と、 制御部により指定された処理を行う一次元状に配列され
たプロセッサエレメントと、 プロセッサエレメントに接続され、データを格納するた
めのローカルメモリと、 それぞれのプロセッサエレメントとローカルメモリとの
間に接続され、転送データをラッチするデータラッチ
と、転送データのローカルメモリへの書込／読出動作を
決定するフラグラッチと、フラグラッチの動作を制御す
るフラグコントローラと、転送データの転送方向を切替
える切替手段を備えた転送制御手段とを備え、 上記転送制御手段のデータラッチ、およびフラグラッチ
は互いにシフトレジスタ状に接続され、 シフトレジスタ状に接続されているデータラッチに転送
される転送データのシフト回数と、フラグコントローラ
の動作を制御する手段を備えたことを特徴とするマルチ
プロセッサシステム。 - 【請求項２】特許請求の範囲第１項において、上記フラ
グコントローラは、現段のフラグラッチと前段のフラグ
ラッチとに接続され、前段のフラグラッチの出力信号と
上記シフトレジスタ状に接続されているデータラッチに
転送される転送データのシフト回数とフラグコントロー
ラの動作を制御する手段から出力されるモード信号と、
現段のフラグラッチの出力信号とを入力し、現段のフラ
グラッチの動作を定めることを特徴とするマルチプロセ
ッサシステム。 - 【請求項３】特許請求の範囲第２項において、上記モー
ド信号は、上記フラグラッチの動作を変化させない第１
のモードと、上記フラグラッチをリセットする第２のモ
ードと、上記フラグラッチをセットする第３のモード
と、前段のフラグラッチの出力信号が０のときにのみ上
記フラグコントローラが０を出力する第４のモードと、
前段のフラグラッチの出力信号が１のときにのみ上記フ
ラグコントローラが１を出力する第５のモードとを備え
たことを特徴とするマルチプロセッサシステム。 - 【請求項４】特許請求の範囲第１項において、上記シフ
ト回数を制御する手段は、上記制御部の指示に基づいて
シフト回数を決定することを特徴とするマルチプロセッ
サシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051236A JPH0740252B2 (ja) | 1986-03-08 | 1986-03-08 | マルチプロセツサシステム |
| EP87101820A EP0236762B1 (en) | 1986-03-08 | 1987-02-10 | Multiprocessor system |
| DE8787101820T DE3779150D1 (de) | 1986-03-08 | 1987-02-10 | Multiprozessorsystem. |
| US07/015,380 US4979096A (en) | 1986-03-08 | 1987-02-17 | Multiprocessor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61051236A JPH0740252B2 (ja) | 1986-03-08 | 1986-03-08 | マルチプロセツサシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62208158A JPS62208158A (ja) | 1987-09-12 |
| JPH0740252B2 true JPH0740252B2 (ja) | 1995-05-01 |
Family
ID=12881312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61051236A Expired - Lifetime JPH0740252B2 (ja) | 1986-03-08 | 1986-03-08 | マルチプロセツサシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4979096A (ja) |
| EP (1) | EP0236762B1 (ja) |
| JP (1) | JPH0740252B2 (ja) |
| DE (1) | DE3779150D1 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6481066A (en) * | 1987-09-24 | 1989-03-27 | Nec Corp | Connection system for multi-processor |
| FR2622989B1 (fr) * | 1987-11-06 | 1992-11-27 | Thomson Csf | Machine multiprocesseur reconfigurable pour traitement du signal |
| FR2623310B1 (fr) * | 1987-11-16 | 1990-02-16 | Commissariat Energie Atomique | Dispositif de traitement de donnees relatives a des elements d'image |
| US5046190A (en) * | 1988-09-06 | 1991-09-03 | Allen-Bradley Company, Inc. | Pipeline image processor |
| EP0360527B1 (en) * | 1988-09-19 | 1995-01-04 | Fujitsu Limited | Parallel computer system using a SIMD method |
| AU4330589A (en) * | 1988-10-04 | 1990-05-01 | Gems Of Cambridge Limited | Improved data processing |
| JPH02111996A (ja) * | 1988-10-21 | 1990-04-24 | Nec Corp | ラスタ演算処理装置 |
| US5262965A (en) * | 1988-10-31 | 1993-11-16 | Bts-Broadcast Television Systems, Inc. | System and method for high speed computer graphics image computation using a parallel connected, asynchronous multiprocessor ring coupled to a synchronous special purpose video processing ring |
| US5165036A (en) * | 1989-01-31 | 1992-11-17 | Sharp Kabushiki Kaisha | Parallel processing development system with debugging device includes facilities for schematically displaying execution state of data driven type processor |
| US5155820A (en) * | 1989-02-21 | 1992-10-13 | Gibson Glenn A | Instruction format with designations for operand lengths of byte, half word, word, or double word encoded in address bits |
| KR930002316B1 (ko) * | 1989-05-10 | 1993-03-29 | 미쯔비시덴끼 가부시끼가이샤 | 버스제어방법 및 화상처리 장치 |
| NL8901825A (nl) * | 1989-07-14 | 1991-02-01 | Philips Nv | Pijplijnsysteem met multi-resolutie dataverwerking op echte-tijd-basis. |
| EP0421639B1 (en) * | 1989-09-20 | 1998-04-22 | Fujitsu Limited | Parallel data processing system |
| US5214644A (en) * | 1989-10-17 | 1993-05-25 | Matsushita Electric Industrial Co., Ltd. | Electronic device with data transmission function |
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| WO1992002883A1 (en) * | 1990-08-03 | 1992-02-20 | Du Pont Pixel Systems Limited | Parallel-processing systems |
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| JPH04293151A (ja) * | 1991-03-20 | 1992-10-16 | Fujitsu Ltd | 並列データ処理方式 |
| US5361370A (en) * | 1991-10-24 | 1994-11-01 | Intel Corporation | Single-instruction multiple-data processor having dual-ported local memory architecture for simultaneous data transmission on local memory ports and global port |
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| US5251312A (en) * | 1991-12-30 | 1993-10-05 | Sun Microsystems, Inc. | Method and apparatus for the prevention of race conditions during dynamic chaining operations |
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| US5450603A (en) * | 1992-12-18 | 1995-09-12 | Xerox Corporation | SIMD architecture with transfer register or value source circuitry connected to bus |
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