JPH02111996A - ラスタ演算処理装置 - Google Patents
ラスタ演算処理装置Info
- Publication number
- JPH02111996A JPH02111996A JP63264209A JP26420988A JPH02111996A JP H02111996 A JPH02111996 A JP H02111996A JP 63264209 A JP63264209 A JP 63264209A JP 26420988 A JP26420988 A JP 26420988A JP H02111996 A JPH02111996 A JP H02111996A
- Authority
- JP
- Japan
- Prior art keywords
- planes
- data
- arithmetic
- plane
- raster
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004364 calculation method Methods 0.000 claims description 14
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- AAOVKJBEBIDNHE-UHFFFAOYSA-N diazepam Chemical compound N=1CC(=O)N(C)C2=CC=C(Cl)C=C2C=1C1=CC=CC=C1 AAOVKJBEBIDNHE-UHFFFAOYSA-N 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Controls And Circuits For Display Device (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔米英上の利用分野〕
本発明は、ワークスティジョン等において、イメージデ
ータをラスタによシ表示する場合、ラスタ表示用のデー
タを複数用いて演算処理を行ない、この演算結果により
ラスタの表示を行な−うラスタ演算処理装置に関するも
のである。
ータをラスタによシ表示する場合、ラスタ表示用のデー
タを複数用いて演算処理を行ない、この演算結果により
ラスタの表示を行な−うラスタ演算処理装置に関するも
のである。
か＼る場合、従来においては、演算の基礎となるラスタ
表示用のデータを主メモリ等へ一旦格納しておき、この
データと７レームバツフアメモリ（以下、ＦＢＭ）のデ
ータとを用いてプログラムによシ演算処理を行ない、こ
の結果を再度Ｆ Ｂ ｋｉへ格納し、この内容によりイ
メージデータに応じたラスタの表示を行なうものと力っ
ている。
表示用のデータを主メモリ等へ一旦格納しておき、この
データと７レームバツフアメモリ（以下、ＦＢＭ）のデ
ータとを用いてプログラムによシ演算処理を行ない、こ
の結果を再度Ｆ Ｂ ｋｉへ格納し、この内容によりイ
メージデータに応じたラスタの表示を行なうものと力っ
ている。
しかし、前述の手法による場合、主メモリ等の別途なメ
モリを要すると共に、これへのデータアクセスを要し、
これらの処理および演算処理をソフトウェアまたはファ
ームワエアの実行によシ実現しているため、所要時間が
増大する欠点を生じている。
モリを要すると共に、これへのデータアクセスを要し、
これらの処理および演算処理をソフトウェアまたはファ
ームワエアの実行によシ実現しているため、所要時間が
増大する欠点を生じている。
前述の課題を解決するため、本発明はつぎの手段により
構成するものとなっている。
構成するものとなっている。
すなわち、各々がシフタ表示用のデータを格納する複数
のプレーンからなるＦＢＭと、各プレーンと対応して設
けられブレーン中のデータに基づい、て演算を行ないこ
の演算結果を対応するプレーンへ格納する複数の演算回
路からなるラスタ演算部と、ＦＢＭとラスタ演算部との
間に介在しプレーンのデータおよび演算結果を任意にシ
フトしてプレーンのデータを所望の演算回路へ与えると
共に演算結果を対応するプレーンへ与えるリングシック
と、演算結果を対応するプレーンへ格納する際釦他のプ
レーンへの書込みを禁止する禁止回路とを備えたもので
ある。
のプレーンからなるＦＢＭと、各プレーンと対応して設
けられブレーン中のデータに基づい、て演算を行ないこ
の演算結果を対応するプレーンへ格納する複数の演算回
路からなるラスタ演算部と、ＦＢＭとラスタ演算部との
間に介在しプレーンのデータおよび演算結果を任意にシ
フトしてプレーンのデータを所望の演算回路へ与えると
共に演算結果を対応するプレーンへ与えるリングシック
と、演算結果を対応するプレーンへ格納する際釦他のプ
レーンへの書込みを禁止する禁止回路とを備えたもので
ある。
したがって、リングシックを介してプレーンのデータが
所望の演算回路へ与えられると共に、演算結果が同様に
対応するプレーンへ格納されるものとなり、かつ、この
際に他のプレーンは書込み禁止状態となるため、内容の
更新が阻止され、有効なデータの消滅が防止される。
所望の演算回路へ与えられると共に、演算結果が同様に
対応するプレーンへ格納されるものとなり、かつ、この
際に他のプレーンは書込み禁止状態となるため、内容の
更新が阻止され、有効なデータの消滅が防止される。
以下、実施例を示すブロック図によって本発明の詳細な
説明する。
説明する。
同図においては、ＦＢＭｌｏｌおよびラスタ演算部（以
下、ＲＯＰ）１０２が設けであると共に、両者の間に双
方向のリングシフタ（以下、Ｒ８Ｆ）１０３がブ１′在
しておシ、ＦＢＭｌｏｌは、複数のエリアへ分割され、
これによシ各々がシフタ表示用のデータを格納するプレ
ーン１０〜１ｔが構成されていると共に、各プレーンに
はライトイネーブル端子ＷＥが設けてあシ、これらの各
々毎にＯＲゲート１０４を介して書込み信号Ｗおよび書
込み禁止信号ＷＩＮＨが与えられておシ、図上省略した
プロセッサ等の制御部よりの書込み禁止信号ＷＩＮＨに
応じ、該当するプレーンが書込みの禁止状態に力るもの
となっている。
下、ＲＯＰ）１０２が設けであると共に、両者の間に双
方向のリングシフタ（以下、Ｒ８Ｆ）１０３がブ１′在
しておシ、ＦＢＭｌｏｌは、複数のエリアへ分割され、
これによシ各々がシフタ表示用のデータを格納するプレ
ーン１０〜１ｔが構成されていると共に、各プレーンに
はライトイネーブル端子ＷＥが設けてあシ、これらの各
々毎にＯＲゲート１０４を介して書込み信号Ｗおよび書
込み禁止信号ＷＩＮＨが与えられておシ、図上省略した
プロセッサ等の制御部よりの書込み禁止信号ＷＩＮＨに
応じ、該当するプレーンが書込みの禁止状態に力るもの
となっている。
また、ＲＯＰ１０２は、ＦＢＭ １０１の各プレーン１
ｏ〜１ｔ と対応する演算回路２０〜２ｔＫより構成さ
れており、各ブレーン１Ｇ〜１Ｌ中ノ少くとも二つのプ
レーンよシのデータに基づく演算処理をいずれかの演算
回路が行々い、この演算結果を対応するプレーンへ格納
するものとなっている。
ｏ〜１ｔ と対応する演算回路２０〜２ｔＫより構成さ
れており、各ブレーン１Ｇ〜１Ｌ中ノ少くとも二つのプ
レーンよシのデータに基づく演算処理をいずれかの演算
回路が行々い、この演算結果を対応するプレーンへ格納
するものとなっている。
たソし、演算結果を対応するプレーンへ格納する際には
、当該ブレーンへ書込み信号Ｗが与えられると共に、書
込み禁止信号ＷＩＮＨは与えられ彦いのに対し、他のプ
レーンには書込み禁止信号ＷＩＮＩＩが与えられるため
、対応するプレーンの内容更新のみが々され、他のプレ
ーン中の有効なデータはそのま＼温存される。
、当該ブレーンへ書込み信号Ｗが与えられると共に、書
込み禁止信号ＷＩＮＨは与えられ彦いのに対し、他のプ
レーンには書込み禁止信号ＷＩＮＩＩが与えられるため
、対応するプレーンの内容更新のみが々され、他のプレ
ーン中の有効なデータはそのま＼温存される。
一方、Ｒ８Ｆ１０３は、複数段のシフトレジスタ等はよ
り構成され、前述と同様の制御部よυシフト方向および
シフト数を示す制御信号ＯＳが与えられるものとなって
おり、これに応じて各プレーン１０〜１を中のデータを
シフトして所望の演算回路へ与えると共に、演算回路２
０〜２ｔの演算結果を対応するプレーン１゜〜１ｔへ与
えるものとなっている。
り構成され、前述と同様の制御部よυシフト方向および
シフト数を示す制御信号ＯＳが与えられるものとなって
おり、これに応じて各プレーン１０〜１を中のデータを
シフトして所望の演算回路へ与えると共に、演算回路２
０〜２ｔの演算結果を対応するプレーン１゜〜１ｔへ与
えるものとなっている。
したがって、プレーン１ｎのデータをソースデータ、プ
レーン１ｍのデータをディスティネーションデータとし
てラスタ演算を行ない、この結果をプレーン１ へ格納
する場合にはまず、Ｒ８Ｆ１０３のシフト状況を「０」
とし、プレーン１ｎのデータを演Ｘ回路２ｎへ与えたう
え、Ｒ３Ｆ１０３を上方へｒｍ−ｎＪシフトさせ、これ
によシ更にプレーン１ｍのデータを演算回路２ｎへ与え
た後、再度Ｒ８Ｆ １０３のシフト状況をｒＯＪへ戻し
、この状態において演算回路２ｎの演算結果を送出させ
、プレーン１ｎへ格納すればよいものとなる。
レーン１ｍのデータをディスティネーションデータとし
てラスタ演算を行ない、この結果をプレーン１ へ格納
する場合にはまず、Ｒ８Ｆ１０３のシフト状況を「０」
とし、プレーン１ｎのデータを演Ｘ回路２ｎへ与えたう
え、Ｒ３Ｆ１０３を上方へｒｍ−ｎＪシフトさせ、これ
によシ更にプレーン１ｍのデータを演算回路２ｎへ与え
た後、再度Ｒ８Ｆ １０３のシフト状況をｒＯＪへ戻し
、この状態において演算回路２ｎの演算結果を送出させ
、プレーン１ｎへ格納すればよいものとなる。
なお、この際には、プレーン１ｎへのみ書込み禁止信号
ＷＩＮＩ を与えず、他のプレーンに対しては同信号Ｗ
ＩＮＨを与える。
ＷＩＮＩ を与えず、他のプレーンに対しては同信号Ｗ
ＩＮＨを与える。
以上の説明によシ明らかなとおり本発明によれば、各々
がシフタ表示用のデータを格納する複数のプレーンから
彦るＦＢＭと、各プレーンと対応する複数の演算回路か
らなるＲＯＰとを設けると共に１両者の間へＲ８Ｆを設
け、これによりプレーンのデータを所望の演算回路へ与
え、かつ、演算結果を対応するブレーンへ与えるものと
し、プレーンのデータに基づく演算結果を対応するブレ
ーンへのみ路網するものとしたことＫより、ＦＢＭのほ
かに主メモリ等の別途なメモリを設ける必要性が排除さ
れると共に、演算回路によるラスタの清算処理が行なわ
れるため、これらの処理が速やかとなり、シフク表私用
データの演算処理において顕著力効果が得られる−０
がシフタ表示用のデータを格納する複数のプレーンから
彦るＦＢＭと、各プレーンと対応する複数の演算回路か
らなるＲＯＰとを設けると共に１両者の間へＲ８Ｆを設
け、これによりプレーンのデータを所望の演算回路へ与
え、かつ、演算結果を対応するブレーンへ与えるものと
し、プレーンのデータに基づく演算結果を対応するブレ
ーンへのみ路網するものとしたことＫより、ＦＢＭのほ
かに主メモリ等の別途なメモリを設ける必要性が排除さ
れると共に、演算回路によるラスタの清算処理が行なわ
れるため、これらの処理が速やかとなり、シフク表私用
データの演算処理において顕著力効果が得られる−０
図は本発明の実施例を示すブロック図である。
１ｏ〜１ｔ ・・・・プレーン、２０〜２ｔ ・・・・
演算回路、１０１ ・・・・フレームバッファ／モリ、
１０２ ・・・・ラスタ演算部、１０３・・拳リングシ
フタ、１０４ ・・・・ＡＮＤ ゲート、Ｗ・・・・書
込み信号、ＷＩＮＨ・・・・書込み禦止信号、ＤＳ・・
・・制御信号。 特許出願人 日本′４気味式会社
演算回路、１０１ ・・・・フレームバッファ／モリ、
１０２ ・・・・ラスタ演算部、１０３・・拳リングシ
フタ、１０４ ・・・・ＡＮＤ ゲート、Ｗ・・・・書
込み信号、ＷＩＮＨ・・・・書込み禦止信号、ＤＳ・・
・・制御信号。 特許出願人 日本′４気味式会社
Claims (1)
- 各々がラスタ表示用のデータを格納する複数のプレーン
からなるフレームバッファメモリと、前記各プレーンと
対応して設けられ前記プレーン中のデータに基づいて演
算を行ない該演算結果を対応する前記プレーンへ格納す
る複数の演算回路からなるラスタ演算部と、前記フレー
ムバッファメモリとラスタ演算部との間に介在し前記プ
レーンのデータおよび演算結果を任意にシフトして前記
プレーンのデータを所望の演算回路へ与えると共に前記
演算結果を対応するプレーンへ与えるリングシフタと、
前記演算結果を対応するプレーンへ格納する際に他のプ
レーンへの書込みを禁止する禁止回路とを備えたことを
特徴とするラスタ演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264209A JPH02111996A (ja) | 1988-10-21 | 1988-10-21 | ラスタ演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264209A JPH02111996A (ja) | 1988-10-21 | 1988-10-21 | ラスタ演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02111996A true JPH02111996A (ja) | 1990-04-24 |
Family
ID=17400007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264209A Pending JPH02111996A (ja) | 1988-10-21 | 1988-10-21 | ラスタ演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02111996A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208158A (ja) * | 1986-03-08 | 1987-09-12 | Hitachi Ltd | マルチプロセツサシステム |
-
1988
- 1988-10-21 JP JP63264209A patent/JPH02111996A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208158A (ja) * | 1986-03-08 | 1987-09-12 | Hitachi Ltd | マルチプロセツサシステム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2987308B2 (ja) | 情報処理装置 | |
| JPH0731613B2 (ja) | 診断制御装置 | |
| JPH02111996A (ja) | ラスタ演算処理装置 | |
| US5652907A (en) | High speed mask and logical combination operations for parallel processor units | |
| JPS62152071A (ja) | デ−タ処理装置 | |
| JP2530880B2 (ja) | グラフィックディスプレイ装置 | |
| JPH02108150A (ja) | コンピュータの並列分散処理装置 | |
| KR950000355B1 (ko) | 그래픽 전용 제어 회로 | |
| JP2744152B2 (ja) | データ駆動型データ処理装置 | |
| JPS61264482A (ja) | 画面変換処理方式 | |
| JPS59226956A (ja) | デ−タ制御システム | |
| JPH1153565A (ja) | ３次元画像処理装置及びそのバス切り替え手段の切り替え制御方法 | |
| JPS6113343A (ja) | コンソ−ル装置 | |
| JPS5849903B2 (ja) | 計算機並列接続システム | |
| JPS617876A (ja) | 表示画面切換装置 | |
| JPS62241041A (ja) | 情報処理装置 | |
| JPH04177452A (ja) | 情報処理装置 | |
| JPS58211207A (ja) | シ−ケンス制御装置 | |
| JPS588014B2 (ja) | ニユウシユツリヨクエンザンセイギヨソウチ | |
| JPH0619706A (ja) | パイプライン処理回路 | |
| JPH01232421A (ja) | バス制御回路 | |
| JPH0620071A (ja) | データ駆動型情報処理装置 | |
| JPS63233429A (ja) | 付加プロセツサ制御方式 | |
| JPS58184628A (ja) | バス切換装置 | |
| JPS62172425A (ja) | 画像処理制御方式 |