JPH0740435B2 - メモリ読出回路 - Google Patents
メモリ読出回路Info
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- JPH0740435B2 JPH0740435B2 JP18355684A JP18355684A JPH0740435B2 JP H0740435 B2 JPH0740435 B2 JP H0740435B2 JP 18355684 A JP18355684 A JP 18355684A JP 18355684 A JP18355684 A JP 18355684A JP H0740435 B2 JPH0740435 B2 JP H0740435B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ読出回路に関し、特に検出電流が少な
く、かつ高速読み出しに好適な電流検出型メモリ読出回
路に関するものである。
く、かつ高速読み出しに好適な電流検出型メモリ読出回
路に関するものである。
従来の不揮発性メモリの読出回路を、第６図に示す。
第６図において、11はメモリ素子、21,22は電界効果ト
ランジスタ、23はノーマルオフタイプのＮ・MOSトラン
ジスタ、24はノーマルオンタイプのＰ・MOSトランジス
タ、25はＰ・MOSトランジスタ、31はレベル検出回路、3
2は波形整形回路である。
ランジスタ、23はノーマルオフタイプのＮ・MOSトラン
ジスタ、24はノーマルオンタイプのＰ・MOSトランジス
タ、25はＰ・MOSトランジスタ、31はレベル検出回路、3
2は波形整形回路である。
インバータを形成するトランジスタ23および24と一端が
VCCにつながるトランジスタ22で構成される閉回路に
は、オフ状態に変化したメモリ素子11のドレイン電圧VD
を高速に上昇させたのち一定値に保つように動作させ、
一方のトランジスタ25には、メモリ素子11に流れる電流
から電圧に変換してレベル検出回路31に供給されて、こ
れをレベル検出回路31と波形整形回路32を通じて出力し
ている（特開昭58−208995号公報「記憶素子読出し方
式」参照）。
VCCにつながるトランジスタ22で構成される閉回路に
は、オフ状態に変化したメモリ素子11のドレイン電圧VD
を高速に上昇させたのち一定値に保つように動作させ、
一方のトランジスタ25には、メモリ素子11に流れる電流
から電圧に変換してレベル検出回路31に供給されて、こ
れをレベル検出回路31と波形整形回路32を通じて出力し
ている（特開昭58−208995号公報「記憶素子読出し方
式」参照）。
トランジスタ22に対して、動作上から大きな電流が流せ
るように設定するので、メモリ素子11がオン状態にある
ときは、メモリ素子11のオン抵抗に対応する大きな電流
が連続して流れてしまう。このことは、電流検出用トラ
ンジスタ25を流れる電流に対しては無効電流であり、低
消費電力回路を構成する上では望ましくない。
るように設定するので、メモリ素子11がオン状態にある
ときは、メモリ素子11のオン抵抗に対応する大きな電流
が連続して流れてしまう。このことは、電流検出用トラ
ンジスタ25を流れる電流に対しては無効電流であり、低
消費電力回路を構成する上では望ましくない。
上記の欠点を除去した回路としては、本発明者等により
提案された特願昭58−134427号公報「メモリ読出し回
路」がある。第１図は、上記のメモリ読出し回路の構成
図である。
提案された特願昭58−134427号公報「メモリ読出し回
路」がある。第１図は、上記のメモリ読出し回路の構成
図である。
第１図において、111はメモリ素子、121はＮ・MOS型電
界効果トランジスタ、123はＮ・MOSトランジスタ、124,
125はＰ・MOSトランジスタ、131はレベル検出回路、132
は波形整形回路、C1はデータ線容量、C2はセンス回路容
量である。前記第６図と第１図との相違は、トランジス
タ22に相当する回路を除去して、第２図のドレイン電流
−電圧特性で示すように、電流検出用トランジスタ125
のドレイン電流（ID）とメモリ素子111のドレイン電流
（ID）間に1:3〜５の電流駆動能力差を設けた点であ
る。
界効果トランジスタ、123はＮ・MOSトランジスタ、124,
125はＰ・MOSトランジスタ、131はレベル検出回路、132
は波形整形回路、C1はデータ線容量、C2はセンス回路容
量である。前記第６図と第１図との相違は、トランジス
タ22に相当する回路を除去して、第２図のドレイン電流
−電圧特性で示すように、電流検出用トランジスタ125
のドレイン電流（ID）とメモリ素子111のドレイン電流
（ID）間に1:3〜５の電流駆動能力差を設けた点であ
る。
メモリ素子111がオフ状態にあるときは、トランジスタ1
21をカツトオフにすることで、低電力型の読出回路を実
現することができるが、メモリ素子111がオンからオフ
状態へ変化したときの読み出し時間に大きく影響し、ト
ランジスタ121をカツトオフにするメモリ素子111のドレ
イン電圧、すなわち、トランジスタ123および124で構成
するインバータを論理しきい値（Vcut）に対する限定条
件がないので、そのVcut値によつて読み出し時間が遅く
なつてしまう問題があつた。
21をカツトオフにすることで、低電力型の読出回路を実
現することができるが、メモリ素子111がオンからオフ
状態へ変化したときの読み出し時間に大きく影響し、ト
ランジスタ121をカツトオフにするメモリ素子111のドレ
イン電圧、すなわち、トランジスタ123および124で構成
するインバータを論理しきい値（Vcut）に対する限定条
件がないので、そのVcut値によつて読み出し時間が遅く
なつてしまう問題があつた。
本発明の目的は、このような従来の問題を解決し、簡単
かつ安価な方法により、メモリ読み出し時間が不安定化
することなく、低消費電力で、メモリ読み出し速度を高
速化することのできるメモリ読出回路を提供することに
ある。
かつ安価な方法により、メモリ読み出し時間が不安定化
することなく、低消費電力で、メモリ読み出し速度を高
速化することのできるメモリ読出回路を提供することに
ある。
上記目的を達成するため、本発明のメモリ読出回路は、
メモリ素子（111）のドレイン端子にＮチャネル電界効
果トランジスタ（121）で構成されるスイッチの一端を
接続し、スイッチ（121）の他端を電流検出用電界効果
トランジスタ（125）のソースあるいはドレインに接続
し、電流検出用電界効果トランジスタ（125）のドレイ
ンあるいはソースを電源（Vcc）に接続し、メモリ素子
（111）のドレインにその入力が接続されたインバータ
（123,124）の出力によってスイッチを構成する電界効
果トランジスタ（121）のゲートを制御し、電流検出用
電界効果トランジスタ（125）とスイッチ（121）との接
続点の電圧変化をレベル検出回路（131）によって検出
するメモリ読出回路において、 メモリ素子（111）がオン状態にあるときは、メモリ素
子（111）を非飽和領域、電流検出トランジスタ（125）
を飽和領域で動作させるように設定し、上記動作条件で
動作させたときに、インバータ（123,124）の論理閾値
が、メモリ素子（111）のドレイン電圧が平衡状態にな
る電圧以下になるように、チャネルコンダクタンスの比
（β124:β123）が1:400〜1:25にあるゲート共通のPMOS
トランジスタ（124）とNMOSトランジスタ（123）とでイ
ンバータを構成したことを特徴としている。
メモリ素子（111）のドレイン端子にＮチャネル電界効
果トランジスタ（121）で構成されるスイッチの一端を
接続し、スイッチ（121）の他端を電流検出用電界効果
トランジスタ（125）のソースあるいはドレインに接続
し、電流検出用電界効果トランジスタ（125）のドレイ
ンあるいはソースを電源（Vcc）に接続し、メモリ素子
（111）のドレインにその入力が接続されたインバータ
（123,124）の出力によってスイッチを構成する電界効
果トランジスタ（121）のゲートを制御し、電流検出用
電界効果トランジスタ（125）とスイッチ（121）との接
続点の電圧変化をレベル検出回路（131）によって検出
するメモリ読出回路において、 メモリ素子（111）がオン状態にあるときは、メモリ素
子（111）を非飽和領域、電流検出トランジスタ（125）
を飽和領域で動作させるように設定し、上記動作条件で
動作させたときに、インバータ（123,124）の論理閾値
が、メモリ素子（111）のドレイン電圧が平衡状態にな
る電圧以下になるように、チャネルコンダクタンスの比
（β124:β123）が1:400〜1:25にあるゲート共通のPMOS
トランジスタ（124）とNMOSトランジスタ（123）とでイ
ンバータを構成したことを特徴としている。
以下、本発明の実施例を図面により説明する。なお、本
発明の一実施例には、前述の第１図，第２図に示すメモ
リ読出回路が適用できる。
発明の一実施例には、前述の第１図，第２図に示すメモ
リ読出回路が適用できる。
第３図は、第１図の動作タイムチヤートである。
第１図において、メモリ素子111がオン状態にあるとき
は、トランジスタ125,121それにメモリ素子111のオン抵
抗比により、メモリ素子111のドレイン電圧、すなわち
データ線電位（VOL）が決定される。なお、トランジス
タ121のオン抵抗は、該トランジスタのソース・ドレイ
ン両端間の電圧降下をなくし、又、該トランジスタのス
イツチ速度を速くするためにトランジスタ125のオン抵
抗より十分小さな値に設定する。また、この状態では、
トランジスタ123がオフ、トランジスタ124がオン、レベ
ル検出回路131の出力が“H"、波形整形回路132の出力が
“L"である。この状態からメモリ素子111がオフ状態に
変化するとトランジスタ125がデータ線容量C1とセンス
回路容量C2に充電を行つて線電位を上昇させる。
は、トランジスタ125,121それにメモリ素子111のオン抵
抗比により、メモリ素子111のドレイン電圧、すなわち
データ線電位（VOL）が決定される。なお、トランジス
タ121のオン抵抗は、該トランジスタのソース・ドレイ
ン両端間の電圧降下をなくし、又、該トランジスタのス
イツチ速度を速くするためにトランジスタ125のオン抵
抗より十分小さな値に設定する。また、この状態では、
トランジスタ123がオフ、トランジスタ124がオン、レベ
ル検出回路131の出力が“H"、波形整形回路132の出力が
“L"である。この状態からメモリ素子111がオフ状態に
変化するとトランジスタ125がデータ線容量C1とセンス
回路容量C2に充電を行つて線電位を上昇させる。
データ線電位がトランジスタ123,124で構成するインバ
ータの論理しきい値（Vcut）に到達すると、第３図に示
すように、トランジスタ123がオンとなつてドレイン電
圧（V2）を“L"に下げてトランジスタ121をカツトオフ
状態にする。このためにデータ線容量C1への充電は停止
され、データ線電位はVD（≒Vcut）に保持される。一方
のセンス回路容量C2への充電は続行されているので、検
出端電位はさらに上昇し、VD1の値に達するとレベル検
出回路131の出力は“L"となり、波形整形回路132の出力
は“H"となる。なお、データ線容量C1とセンス回路容量
C2の間には、一般にC1≫C2の関係にあるので、トランジ
スタ121がカツトオフされた後、センス回路容量C2への
充電は急速に行われ、短時間でVD1に到達する。したが
つて、メモリ読出時間はデータ線容量C1への充電期間、
すなわちデータ線電位をVOLからVcut（第２図のΔＶ）
にするまで時間であると考えられる。トランジスタ121
をカツトオフ状態にするトランジスタ123,124からなる
インバータの論理しきい値（Vcut）は、トランジスタ12
3のＮ・MOSしきい値をVTN,トランジスタ124のＰ・MOSし
きい値をVTP,トランジスタ123と124の利得定数：チヤネ
ルコンダクタンスをそれぞれβ123とβ124に達したとき
次式となる。ただし、VTN,VTP,Vcutは電源電圧VCCで規
格化した値であり、βR1＝β124/β123である。
ータの論理しきい値（Vcut）に到達すると、第３図に示
すように、トランジスタ123がオンとなつてドレイン電
圧（V2）を“L"に下げてトランジスタ121をカツトオフ
状態にする。このためにデータ線容量C1への充電は停止
され、データ線電位はVD（≒Vcut）に保持される。一方
のセンス回路容量C2への充電は続行されているので、検
出端電位はさらに上昇し、VD1の値に達するとレベル検
出回路131の出力は“L"となり、波形整形回路132の出力
は“H"となる。なお、データ線容量C1とセンス回路容量
C2の間には、一般にC1≫C2の関係にあるので、トランジ
スタ121がカツトオフされた後、センス回路容量C2への
充電は急速に行われ、短時間でVD1に到達する。したが
つて、メモリ読出時間はデータ線容量C1への充電期間、
すなわちデータ線電位をVOLからVcut（第２図のΔＶ）
にするまで時間であると考えられる。トランジスタ121
をカツトオフ状態にするトランジスタ123,124からなる
インバータの論理しきい値（Vcut）は、トランジスタ12
3のＮ・MOSしきい値をVTN,トランジスタ124のＰ・MOSし
きい値をVTP,トランジスタ123と124の利得定数：チヤネ
ルコンダクタンスをそれぞれβ123とβ124に達したとき
次式となる。ただし、VTN,VTP,Vcutは電源電圧VCCで規
格化した値であり、βR1＝β124/β123である。
また、VTN,VTP,βR1それぞれの変動に対するVcutの変動
分は次式となる。
分は次式となる。
第４図はトランジスタ123,124のβR1とVcutの関係を示
す図である。
す図である。
第４図に示すように、βR1を小さくしてゆくと、論理し
きい値（Vcut）はVTN,VTPに近づき、安定してきてΔV
cutも小となり、高速化の効果は大きい。
きい値（Vcut）はVTN,VTPに近づき、安定してきてΔV
cutも小となり、高速化の効果は大きい。
しかし、βR1を極端に小さくしてもVcutに対する効果は
鈍化し、インバータサイズも増加して製造上好ましくな
い。またVTN,VTPは、通常0.05〜0.2Vの範囲で使用する
ので、βR1の最適値の範囲としては、第４図の斜線部に
示すような1/400〜1/50を得る。
鈍化し、インバータサイズも増加して製造上好ましくな
い。またVTN,VTPは、通常0.05〜0.2Vの範囲で使用する
ので、βR1の最適値の範囲としては、第４図の斜線部に
示すような1/400〜1/50を得る。
第５図は第４図の斜線部におけるβR1とΔVcutの関係を
示す。
示す。
βR1を第４図の斜線部に設定したときの加工上，製造パ
ラメータ等によるΔVTN,ΔVTP,ΔβR1/βR1それぞれの
変動値（ΔVcut）は、第５図に示す値となり、Ｎ・MOS
トランジスタ123のしきい値によつてのみVcut値が変動
するようになる。
ラメータ等によるΔVTN,ΔVTP,ΔβR1/βR1それぞれの
変動値（ΔVcut）は、第５図に示す値となり、Ｎ・MOS
トランジスタ123のしきい値によつてのみVcut値が変動
するようになる。
すなわち、Ｎ・MOSトランジスタ123のしきい値VTNのみ
を十分に管理して製作すれば、Vcutの値は変動の少ない
安定した値となり、ΔＶ（＝Vcut−VOL）も小さくでき
るので、消費電力の軽減および読出時間の短縮につなが
る。
を十分に管理して製作すれば、Vcutの値は変動の少ない
安定した値となり、ΔＶ（＝Vcut−VOL）も小さくでき
るので、消費電力の軽減および読出時間の短縮につなが
る。
次に、メモリ素子111と電流検出トランジスタ125のオン
抵抗で決まり、メモリ素子111がオン状態にあるときの
データ線電位VOLを、低レベルに、かつ安定にするため
の条件を述べる。
抵抗で決まり、メモリ素子111がオン状態にあるときの
データ線電位VOLを、低レベルに、かつ安定にするため
の条件を述べる。
結論を先にすれば、第２図のａ点、すなわち、メモリ素
子111のVD−ID特性における非飽和領域とトランジスタ1
25のVD1−ID特性における飽和領域内に設定する。この
ような設定条件では、メモリ素子111のVD−ID特性の立
上りが急峻であり、一方のトランジスタ125のIDはａ点
近傍で一定であるので、VOLが大きく変動することはな
く安定化する。メモリ素子111およびトランジスタ125の
しきい値との関係は以下の内容となる。
子111のVD−ID特性における非飽和領域とトランジスタ1
25のVD1−ID特性における飽和領域内に設定する。この
ような設定条件では、メモリ素子111のVD−ID特性の立
上りが急峻であり、一方のトランジスタ125のIDはａ点
近傍で一定であるので、VOLが大きく変動することはな
く安定化する。メモリ素子111およびトランジスタ125の
しきい値との関係は以下の内容となる。
トランジスタ125の飽和動作条件は、 １−VOL＞１−VTP ∴VOL＜VTP …（３） メモリ素子111の非飽和領域では、 １−VTM＞VOL …（４） ただし、VTMはメモリ素子111のしきい値である。上記
（３），（４）式から、結局（３）式によつて動作点を
限定することができる。VOL＜VTPとなる。また、βR2＝
β125/β111とするとβR2,VTM,VTPの間には次の関係が
ある。
（３），（４）式から、結局（３）式によつて動作点を
限定することができる。VOL＜VTPとなる。また、βR2＝
β125/β111とするとβR2,VTM,VTPの間には次の関係が
ある。
となり、VOL≪１−VTMに設定すると、 となり、VTM≒VTPでは、 となる。上記（７）式からβR2は、VTPとして一般に使
われる範囲0.05〜0.25では1/19〜1/3となる。
われる範囲0.05〜0.25では1/19〜1/3となる。
すなわち、βR2を1/3以下に設定する。また、βR2は、
第２図の飽和領域におけるメモリ素子111のオン電流（I
111）とトランジスタ125のオン電流（I125）の比率（I
125/I111）にほぼ等しいので、トランジスタ125のオン
電流（I125）をメモリ素子111のオン電流（I111）の1/3
以下にする設計でも、低電力化,VOLの安定化などの効果
が得られる。
第２図の飽和領域におけるメモリ素子111のオン電流（I
111）とトランジスタ125のオン電流（I125）の比率（I
125/I111）にほぼ等しいので、トランジスタ125のオン
電流（I125）をメモリ素子111のオン電流（I111）の1/3
以下にする設計でも、低電力化,VOLの安定化などの効果
が得られる。
このように、第１図に示すメモり読出回路のデータ線遮
断用トランジスタ121のゲート電圧V2を制御し、トラン
ジスタ123,124からなるインバータについては、トラン
ジスタ123,124の利得定数をβ124/β123＝1/400〜1/25
（＝βR1）の関係に設定する。一方、上記インバータの
入力電圧となるVOLを決定するトランジスタ125とメモリ
素子111については、メモリ素子111がオン状態にあると
き、トランジスタ125は飽和領域で、メモリ素子111は非
飽和領域で動作させ、その時のVOLをＮ・MOSトランジス
タ123のしきい値VTN以下に設定する。上記の両設定条件
により、VcutをVTN,VTPに近づけて、VOLとともに安定化
を行い、Vcut,VOLの変動を小さくできるので、（Vcut−
VOL）・（C1＋C2）/I′125の容量充電時間、すなわちメ
モリ素子111がオフ状態に変化したときのメモリ読出時
間を短く、かつ安定にする。また、メモリ素子111がオ
ン状態にあるときの流れる電流をトランジスタ125で限
定するので、消費電力を軽減できる。なお、上記Ｉ′
125はトランジスタ125からの充電電流である。また、メ
モリ素子111がオン時の読出時間は、メモリ素子111のオ
ン電流がトランジスタ125の３〜５倍であるので、オフ
時の読出時間より速くなつている。
断用トランジスタ121のゲート電圧V2を制御し、トラン
ジスタ123,124からなるインバータについては、トラン
ジスタ123,124の利得定数をβ124/β123＝1/400〜1/25
（＝βR1）の関係に設定する。一方、上記インバータの
入力電圧となるVOLを決定するトランジスタ125とメモリ
素子111については、メモリ素子111がオン状態にあると
き、トランジスタ125は飽和領域で、メモリ素子111は非
飽和領域で動作させ、その時のVOLをＮ・MOSトランジス
タ123のしきい値VTN以下に設定する。上記の両設定条件
により、VcutをVTN,VTPに近づけて、VOLとともに安定化
を行い、Vcut,VOLの変動を小さくできるので、（Vcut−
VOL）・（C1＋C2）/I′125の容量充電時間、すなわちメ
モリ素子111がオフ状態に変化したときのメモリ読出時
間を短く、かつ安定にする。また、メモリ素子111がオ
ン状態にあるときの流れる電流をトランジスタ125で限
定するので、消費電力を軽減できる。なお、上記Ｉ′
125はトランジスタ125からの充電電流である。また、メ
モリ素子111がオン時の読出時間は、メモリ素子111のオ
ン電流がトランジスタ125の３〜５倍であるので、オフ
時の読出時間より速くなつている。
以上説明したように、本発明によれば、メモリ素子111
のオン／オフ状態変化を、トランジスタ123と124の利得
定数比を1:400〜1:25に設定し、またメモリ素子111のオ
ン状態時に、メモリ素子111を非飽和領域、トランジス
タ125を飽和領域で動作させて読み出しを行うので、メ
モリ読み出しの時間を不安定にすることなく、回路の消
費電力を低下し、またメモリ読出時間を安定かつ高速化
することができる。
のオン／オフ状態変化を、トランジスタ123と124の利得
定数比を1:400〜1:25に設定し、またメモリ素子111のオ
ン状態時に、メモリ素子111を非飽和領域、トランジス
タ125を飽和領域で動作させて読み出しを行うので、メ
モリ読み出しの時間を不安定にすることなく、回路の消
費電力を低下し、またメモリ読出時間を安定かつ高速化
することができる。
第１図は本発明が適用されるメモリ読出回路図、第２図
は第１図に示すトランジスタ125とメモリ素子111のVD−
VD特性図、第３図は第１図の動作タイムチヤート、第４
図は第１図に示すトランジスタ123,124のVcut−βR1特
性図、第５図は第４図の斜線部におけるΔVcut−βR1特
性図、第６図は従来のメモリ読出回路図。 11,111:メモリ素子、21,22:FETトランジスタ、23,121,1
23:N・MOSトランジスタ、24,25,124,125:P・MOSトラン
ジスタ、31,131:レベル検知回路、32,132:波形整形回
路、C1:データ線容量、C2:センス回路容量。
は第１図に示すトランジスタ125とメモリ素子111のVD−
VD特性図、第３図は第１図の動作タイムチヤート、第４
図は第１図に示すトランジスタ123,124のVcut−βR1特
性図、第５図は第４図の斜線部におけるΔVcut−βR1特
性図、第６図は従来のメモリ読出回路図。 11,111:メモリ素子、21,22:FETトランジスタ、23,121,1
23:N・MOSトランジスタ、24,25,124,125:P・MOSトラン
ジスタ、31,131:レベル検知回路、32,132:波形整形回
路、C1:データ線容量、C2:センス回路容量。
フロントページの続き (72)発明者 沢瀬 照美 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−28098（ＪＰ，Ａ)
Claims (2)
- 【請求項１】メモリ素子のドレイン端子にＮチャネル電
界効果トランジスタで構成されるスイッチの一端を接続
し、該スイッチの他端を電流検出用電界効果トランジス
タのソースあるいはドレインに接続し、該電流検出用電
界効果トランジスタのドレインあるいはソースを電源に
接続し、上記メモリ素子のドレインにその入力が接続さ
れたインバータの出力によって上記スイッチを構成する
上記電界効果トランジスタのゲートを制御し、上記電流
検出用電界効果トランジスタと上記スイッチとの接続点
の電圧変化をレベル検出回路によって検出するメモリ読
出回路において、 上記メモリ素子がオン状態にあるときは、該メモリ素子
を非飽和領域、上記電流検出トランジスタを飽和領域で
動作させるように設定し、 上記動作条件で動作させたときに、上記インバータの論
理閾値が、該メモリ素子のドレイン電圧が平衡状態にな
る電圧以下になるように、 チャネルコンダクタンスの比が1:400〜1:25にあるゲー
ト共通のPMOSトランジスタとNMOSトランジスタとで上記
インバータを構成したことを特徴とするメモリ読出回
路。 - 【請求項２】上記スイッチを構成する電界効果トランジ
スタは、上記メモリ素子がオン状態にあるとき、上記電
流検出用電界効果トランジスタのオン抵抗より十分小さ
いオン抵抗になることを特徴とする特許請求の範囲第１
項記載のメモリ読出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355684A JPH0740435B2 (ja) | 1984-08-31 | 1984-08-31 | メモリ読出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18355684A JPH0740435B2 (ja) | 1984-08-31 | 1984-08-31 | メモリ読出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6161297A JPS6161297A (ja) | 1986-03-29 |
| JPH0740435B2 true JPH0740435B2 (ja) | 1995-05-01 |
Family
ID=16137870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18355684A Expired - Lifetime JPH0740435B2 (ja) | 1984-08-31 | 1984-08-31 | メモリ読出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740435B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2549686B2 (ja) * | 1988-02-08 | 1996-10-30 | 三菱電機株式会社 | 半導体集積回路装置 |
| JP2634089B2 (ja) * | 1990-10-22 | 1997-07-23 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
| JP2002015588A (ja) * | 2000-06-27 | 2002-01-18 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及びその駆動方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5924493A (ja) * | 1982-07-30 | 1984-02-08 | Nec Corp | センス・アンプ回路 |
-
1984
- 1984-08-31 JP JP18355684A patent/JPH0740435B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6161297A (ja) | 1986-03-29 |
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| JPH0563963B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |