JPH0740440B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0740440B2 JPH0740440B2 JP62023935A JP2393587A JPH0740440B2 JP H0740440 B2 JPH0740440 B2 JP H0740440B2 JP 62023935 A JP62023935 A JP 62023935A JP 2393587 A JP2393587 A JP 2393587A JP H0740440 B2 JPH0740440 B2 JP H0740440B2
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- JP
- Japan
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- input
- signal
- output
- data
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、複数のメモリセ
ルの機能テストを同時に行なうことのできる半導体記憶
装置に関するものである。
ルの機能テストを同時に行なうことのできる半導体記憶
装置に関するものである。
第５図は、従来の複数の並列データ入出力を持つダイナ
ミック型半導体記憶装置の主に出力回路（読出回路）の
電気的構成を示す概略ブロック系統図である。第５図に
おいて、メモリセルアレイ１は、例えば２次元に配列さ
れた複数のメモリセルから成るものである。また、同図
において、メモリセルアレイ１に含まれる複数のメモリ
セルの中から４個のメモリセルが選択され、それぞれの
記憶内容に応じた信号I/O0、▲▼、I/O1、▲
▼、I/O2、▲▼、I/O3、▲▼が
プリアンプおよびライトバッファ２〜５に出力され、こ
のプリアンプ及びライトバッファ２〜５は、それぞれ、
メモリセルアレイ１から読み出された信号I/O0,▲
▼,I/O1,▲▼,I/O2,▲▼,I/O3,▲
▼に基づき信号RD0〜RD3を出力する。プリアン
プ及びライトバッファ２〜５のプリアンプから出力され
た信号RD0〜RD3は、それぞれ、４つの入力バッファ及び
出力バッファ（以下単に「バッファ」という）６〜９の
入力端子に与えられる。これらの入力信号RD0〜RD3は、
バッファ６〜９で増幅された後、外部出力信号として外
部入出力端子DQ0〜DQ3に与えられる。
ミック型半導体記憶装置の主に出力回路（読出回路）の
電気的構成を示す概略ブロック系統図である。第５図に
おいて、メモリセルアレイ１は、例えば２次元に配列さ
れた複数のメモリセルから成るものである。また、同図
において、メモリセルアレイ１に含まれる複数のメモリ
セルの中から４個のメモリセルが選択され、それぞれの
記憶内容に応じた信号I/O0、▲▼、I/O1、▲
▼、I/O2、▲▼、I/O3、▲▼が
プリアンプおよびライトバッファ２〜５に出力され、こ
のプリアンプ及びライトバッファ２〜５は、それぞれ、
メモリセルアレイ１から読み出された信号I/O0,▲
▼,I/O1,▲▼,I/O2,▲▼,I/O3,▲
▼に基づき信号RD0〜RD3を出力する。プリアン
プ及びライトバッファ２〜５のプリアンプから出力され
た信号RD0〜RD3は、それぞれ、４つの入力バッファ及び
出力バッファ（以下単に「バッファ」という）６〜９の
入力端子に与えられる。これらの入力信号RD0〜RD3は、
バッファ６〜９で増幅された後、外部出力信号として外
部入出力端子DQ0〜DQ3に与えられる。
次に、第５図の装置に機能テスト時の動作の概要につい
て説明する。一般に、従来の半導体記憶装置において
は、半導体記憶装置をパッケージに入れる前のウェハ状
態でメモリセルの機能テストを行なっている。この機能
テストは、メモリ試験装置（図示せず）と半導体記憶装
置との間の信号のやり取りによって実行される。たとえ
ば、最初に、半導体記憶装置を構成するすべてのメモリ
セルにメモリ試験装置によって一定の論理値たとえば
「０」を書き込む。次に、メモリセルの記憶内容を１ビ
ットずつ読み出し、予め書き込まれている論理値と一致
するか否かを調べることによって当該メモリセルが正常
に機能しているか否かを判定する。
て説明する。一般に、従来の半導体記憶装置において
は、半導体記憶装置をパッケージに入れる前のウェハ状
態でメモリセルの機能テストを行なっている。この機能
テストは、メモリ試験装置（図示せず）と半導体記憶装
置との間の信号のやり取りによって実行される。たとえ
ば、最初に、半導体記憶装置を構成するすべてのメモリ
セルにメモリ試験装置によって一定の論理値たとえば
「０」を書き込む。次に、メモリセルの記憶内容を１ビ
ットずつ読み出し、予め書き込まれている論理値と一致
するか否かを調べることによって当該メモリセルが正常
に機能しているか否かを判定する。
以上のテスト動作を第５図を参照して説明する。第５図
において、メモリセルアレイ１を構成するすべてのメモ
リセルには、メモリ試験装置によって予め「０」が書き
込まれているものとする。これらのメモリセルの中から
４ビットのメモリセルが選択され、それぞれ保持してい
る論理値すなち「０」がプリアンプ及びライトバッファ
２〜５に読み出される。
において、メモリセルアレイ１を構成するすべてのメモ
リセルには、メモリ試験装置によって予め「０」が書き
込まれているものとする。これらのメモリセルの中から
４ビットのメモリセルが選択され、それぞれ保持してい
る論理値すなち「０」がプリアンプ及びライトバッファ
２〜５に読み出される。
プリアンプ及びライトバッファ２〜５はそれぞれメモリ
セルアレイから読み出した論理データI/O0,▲
▼,I/O1,▲▼,I/O2,▲▼,I/O3,▲
▼を信号RD0〜RD3として出力する。信号RD0〜RD3は
それぞれ４つのバッファ６〜９の入力端子に並列に与え
られる。これらの入力信号RD0〜RD3は、バッファ６〜９
で増幅された後、外部出力信号として外部入出力端子DQ
0〜DQ3に並列に与えられる。
セルアレイから読み出した論理データI/O0,▲
▼,I/O1,▲▼,I/O2,▲▼,I/O3,▲
▼を信号RD0〜RD3として出力する。信号RD0〜RD3は
それぞれ４つのバッファ６〜９の入力端子に並列に与え
られる。これらの入力信号RD0〜RD3は、バッファ６〜９
で増幅された後、外部出力信号として外部入出力端子DQ
0〜DQ3に並列に与えられる。
このようにして、メモリセルに書き込まれた機能テスト
のための論理データは４つの外部入出力端子DQ0〜DQ3よ
り並列に出力されるので、メモリ試験装置にはコンパレ
ータが４つ必要になる。
のための論理データは４つの外部入出力端子DQ0〜DQ3よ
り並列に出力されるので、メモリ試験装置にはコンパレ
ータが４つ必要になる。
従来の複数の外部入出力端子を持つ半導体記憶装置にお
いては、上述したように、外部入出力端子の数だけコン
パレータが必要であり、同時に機能テストができる半導
体記憶装置の数がコンパレータの数／外部入出力端子数
になり、少なくなってしまうという問題があった。
いては、上述したように、外部入出力端子の数だけコン
パレータが必要であり、同時に機能テストができる半導
体記憶装置の数がコンパレータの数／外部入出力端子数
になり、少なくなってしまうという問題があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、複数の外部入出力端子を持つ半
導体記憶装置の機能テストを１つのコンパレータにより
行なうことができ、同時に機能テストをする半導体記憶
装置の数を増加させることができる半導体記憶装置を提
供することにある。
の目的とするところは、複数の外部入出力端子を持つ半
導体記憶装置の機能テストを１つのコンパレータにより
行なうことができ、同時に機能テストをする半導体記憶
装置の数を増加させることができる半導体記憶装置を提
供することにある。
このような目的を達成するために本発明は、複数の並列
データの入出力機能を有する半導体記憶装置において、
複数のメモリセルの機能テスト時に１つの外部入出力端
子から複数ビットのメモリセルの機能テスト内容を１つ
の信号に縮退して出力する出力手段と、複数のメモリセ
ルの機能テスト時に外部入出力端子から入力された複数
ビットのデータを１つの信号に縮退して内部へ入力する
入力手段とを設けるようにしたものである。
データの入出力機能を有する半導体記憶装置において、
複数のメモリセルの機能テスト時に１つの外部入出力端
子から複数ビットのメモリセルの機能テスト内容を１つ
の信号に縮退して出力する出力手段と、複数のメモリセ
ルの機能テスト時に外部入出力端子から入力された複数
ビットのデータを１つの信号に縮退して内部へ入力する
入力手段とを設けるようにしたものである。
本発明においては、並列に読み出された論理データは、
機能テスト時に１つのテスト用外部出力データとして出
力される。
機能テスト時に１つのテスト用外部出力データとして出
力される。
第１図は、本発明に係わる半導体記憶装置の一実施例を
示す概略ブロック系統図である。
示す概略ブロック系統図である。
まずデータ出力の場合について説明する。プリアンプ及
びライトバッファ２〜５から出力された信号R0a〜R3aは
テストモード回路10に入力される。テストモード回路10
の内部を第２図（ａ），（ｂ），第３図（ａ），（ｂ）
に示す。この第２図（ａ），（ｂ），第３図（ａ），
（ｂ）の回路は出力手段を構成する。
びライトバッファ２〜５から出力された信号R0a〜R3aは
テストモード回路10に入力される。テストモード回路10
の内部を第２図（ａ），（ｂ），第３図（ａ），（ｂ）
に示す。この第２図（ａ），（ｂ），第３図（ａ），
（ｂ）の回路は出力手段を構成する。
第２図では、テストモード用信号RTH,RTLを作る。この
ため、信号R0a〜R3aを入力とするアンドゲート12,ノア
ゲート13が設けられている。信号R0a〜R3aがすべて
「１」の場合は、RTHは「Ｈ」,RTLは「Ｌ」となり、第
３図（ａ）に示す信号Q2は「Ｈ」となる。また、信号R0
a〜R3aがすべて「０」の場合は、RTHは「Ｌ」,RTLは
「Ｈ」となり、信号Q2は「Ｌ」となる。さらに、信号R0
a〜R3aが上記以外のときは、RTHは「Ｌ」,RTLは「Ｌ」
となり、信号Q2はハイインピーダンスとなる。
ため、信号R0a〜R3aを入力とするアンドゲート12,ノア
ゲート13が設けられている。信号R0a〜R3aがすべて
「１」の場合は、RTHは「Ｈ」,RTLは「Ｌ」となり、第
３図（ａ）に示す信号Q2は「Ｈ」となる。また、信号R0
a〜R3aがすべて「０」の場合は、RTHは「Ｌ」,RTLは
「Ｈ」となり、信号Q2は「Ｌ」となる。さらに、信号R0
a〜R3aが上記以外のときは、RTHは「Ｌ」,RTLは「Ｌ」
となり、信号Q2はハイインピーダンスとなる。
第３図（ａ）において、信号TEは、外部のメモリ試験装
置（図示せず）からの信号であり、機能テスト時にハイ
レベルとなるテストモード切換信号である。また信号▲
▼はテストモード切換信号TEを反転した信号であ
る。トランジスタ15a,15bはテストモード切換信号TEが
「Ｌ」のとき導通し、トランジスタ16,17はテストモー
ド切換信号TEが「Ｈ」のとき導通する。インバータ14は
プリアンプ及びライトバッファ４より出力された信号R2
aを入力し、反転信号▲▼を出力する。
置（図示せず）からの信号であり、機能テスト時にハイ
レベルとなるテストモード切換信号である。また信号▲
▼はテストモード切換信号TEを反転した信号であ
る。トランジスタ15a,15bはテストモード切換信号TEが
「Ｌ」のとき導通し、トランジスタ16,17はテストモー
ド切換信号TEが「Ｈ」のとき導通する。インバータ14は
プリアンプ及びライトバッファ４より出力された信号R2
aを入力し、反転信号▲▼を出力する。
第３図（ｂ）において、インバータ18はプリアンプ及び
ライトバッファ2,3,5からの出力信号R0a,R1a,R3aを入力
し、反転信号▲▼，▲▼，▲▼を出
力する。２入力ノアゲート19の１入力はテストモード切
換信号TEであり、他の１入力は▲▼，▲
▼，▲▼であり、ノアゲート19は信号R0,R1,R3を
出力し、インバータ20により▲▼，▲▼，▲
▼を出力する。
ライトバッファ2,3,5からの出力信号R0a,R1a,R3aを入力
し、反転信号▲▼，▲▼，▲▼を出
力する。２入力ノアゲート19の１入力はテストモード切
換信号TEであり、他の１入力は▲▼，▲
▼，▲▼であり、ノアゲート19は信号R0,R1,R3を
出力し、インバータ20により▲▼，▲▼，▲
▼を出力する。
第３図（ａ），（ｂ）の回路動作について説明する。ト
ランジスタ15a,15bにより、プリアンプ及びライトバッ
ファ４からの信号R2aはテストモード時にしゃ断され、
かわりに、トランジスタ16,17の導通により、テストモ
ード用信号RTH,RTLがそれぞれ信号R2,▲▼となる。
この信号R2,▲▼はバッファ23に入力され、バッフ
ァ23で増幅され、外部出力信号Q2として外部入出力端子
DQ3に与えられる。
ランジスタ15a,15bにより、プリアンプ及びライトバッ
ファ４からの信号R2aはテストモード時にしゃ断され、
かわりに、トランジスタ16,17の導通により、テストモ
ード用信号RTH,RTLがそれぞれ信号R2,▲▼となる。
この信号R2,▲▼はバッファ23に入力され、バッフ
ァ23で増幅され、外部出力信号Q2として外部入出力端子
DQ3に与えられる。
第３図（ｂ）において、テストモード時すなわちテスト
モード切換信号TEがハイレベルのとき、信号R0a,R1a,R3
aはそれぞれノアゲート19によりしゃ断され、信号R0,R
1,R3はすべて「Ｌ」となる。通常動作のとき、すなわち
テストモード切換信号▲▼がハイレベルのとき、ノ
アゲート19は導通状態となり、信号R0a,R1a,R3aはそれ
ぞれ信号R0,R1,R3となる。
モード切換信号TEがハイレベルのとき、信号R0a,R1a,R3
aはそれぞれノアゲート19によりしゃ断され、信号R0,R
1,R3はすべて「Ｌ」となる。通常動作のとき、すなわち
テストモード切換信号▲▼がハイレベルのとき、ノ
アゲート19は導通状態となり、信号R0a,R1a,R3aはそれ
ぞれ信号R0,R1,R3となる。
すなわち、テストモード時、外部入出力端子DQ1,DQ2,DQ
4の信号Q0,Q1,Q3は、プリアンプ及びライトバッファか
らの出力信号R0a,R1a,R3aに無関係に「Ｌ」レベルとな
る。
4の信号Q0,Q1,Q3は、プリアンプ及びライトバッファか
らの出力信号R0a,R1a,R3aに無関係に「Ｌ」レベルとな
る。
次に、データ入力の場合について第１図，第４図を用い
て説明する。第４図はテストモード回路11の内部を示す
回路図であり、入力手段を示すものである。第１図にお
いて、外部入出力端子DQ1〜DQ4からの入力テストモード
時、端子DQ2より「Ｈ」又は「Ｌ」を入力すると、第４
図に示すように、トランジスタ28,29,30により信号W0a
〜W3aがすべて「Ｈ」又は「Ｌ」となる。このとき、他
の外部入出力端子DQ1,DQ3,DQ4はトランジスタ25,26,27
により半導体記憶装置としゃ断される。テストモード
時、テストモード回路11からの出力信号W0a〜W3aは、バ
ッファ21,22,23,24,プリアンプ及びライトバッファ2,3,
4,5のライトバッファ（第１図）により、メモリセルア
レイ１に同一レベルの信号「Ｈ」又は「Ｌ」として書き
込まれる。
て説明する。第４図はテストモード回路11の内部を示す
回路図であり、入力手段を示すものである。第１図にお
いて、外部入出力端子DQ1〜DQ4からの入力テストモード
時、端子DQ2より「Ｈ」又は「Ｌ」を入力すると、第４
図に示すように、トランジスタ28,29,30により信号W0a
〜W3aがすべて「Ｈ」又は「Ｌ」となる。このとき、他
の外部入出力端子DQ1,DQ3,DQ4はトランジスタ25,26,27
により半導体記憶装置としゃ断される。テストモード
時、テストモード回路11からの出力信号W0a〜W3aは、バ
ッファ21,22,23,24,プリアンプ及びライトバッファ2,3,
4,5のライトバッファ（第１図）により、メモリセルア
レイ１に同一レベルの信号「Ｈ」又は「Ｌ」として書き
込まれる。
上述したように、４ビットのメモリセルの記憶内容を１
つの出力信号にまとめることによって、外部入出力端子
DQ3から出力された論理データが４ビットのメモリセル
のすべてに記憶されているものと判断することができ、
その論理データ値がテストモード時に端子DQ2よりメモ
リセルに予め書き込んだ論理データ値と等しければ、４
ビットのメモリセルはすべて正しく機能していると考え
ることができる。また、論理データが出力されないと
き、すなわち外部入出力端子DQ3がハイインピーダンス
状態のときには、４ビットのメモリセルの中に「Ｌ」を
記憶しているメモリセルと「Ｈ」を記憶しているメモリ
セルとが含まれており、少なくとも１つのメモリセルが
不良であることがわかる。
つの出力信号にまとめることによって、外部入出力端子
DQ3から出力された論理データが４ビットのメモリセル
のすべてに記憶されているものと判断することができ、
その論理データ値がテストモード時に端子DQ2よりメモ
リセルに予め書き込んだ論理データ値と等しければ、４
ビットのメモリセルはすべて正しく機能していると考え
ることができる。また、論理データが出力されないと
き、すなわち外部入出力端子DQ3がハイインピーダンス
状態のときには、４ビットのメモリセルの中に「Ｌ」を
記憶しているメモリセルと「Ｈ」を記憶しているメモリ
セルとが含まれており、少なくとも１つのメモリセルが
不良であることがわかる。
したがって、複数の外部入出力端子を持つ半導体記憶装
置でも、テストモード時、１つの外部入出力端子DQ3を
観察していれば、メモリセルの良否を判定できるので、
コンパレータは１つしか必要でない。これにより多くの
半導体記憶装置を同時にテストすることができる。
置でも、テストモード時、１つの外部入出力端子DQ3を
観察していれば、メモリセルの良否を判定できるので、
コンパレータは１つしか必要でない。これにより多くの
半導体記憶装置を同時にテストすることができる。
なお、上記実施例において、テストモード切換信号TEの
入力端子を示さなかったが、テストモード時に使われて
いない外部入出力端子DQ1又はDQ4を使用してもよい。
入力端子を示さなかったが、テストモード時に使われて
いない外部入出力端子DQ1又はDQ4を使用してもよい。
以上説明したように本発明は、複数のメモリセルの機能
テスト時に、１つの外部入出力端子から複数ビットのメ
モリセルの機能テスト内容を１つの信号に縮退して出力
し、外部入出力端子から入力された複数ビットのデータ
を１つの信号に縮退して内部へ入力することにより、複
数の外部入出力端子を持つ半導体記憶装置においても１
つの外部入出力端子を観察すればメモリセルの良否を判
定できるので、必要とするコンパレータは１つで充分で
あり、多くの半導体記憶装置を同時にテストすることが
できる効果がある。
テスト時に、１つの外部入出力端子から複数ビットのメ
モリセルの機能テスト内容を１つの信号に縮退して出力
し、外部入出力端子から入力された複数ビットのデータ
を１つの信号に縮退して内部へ入力することにより、複
数の外部入出力端子を持つ半導体記憶装置においても１
つの外部入出力端子を観察すればメモリセルの良否を判
定できるので、必要とするコンパレータは１つで充分で
あり、多くの半導体記憶装置を同時にテストすることが
できる効果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す概略ブロック系統図、第２図，第３図および第４図は
テストモード回路の内部を示す回路図、第５図は従来の
半導体記憶装置を示す概略ブロック系統図である。 １……メモリセルアレイ、２〜５……プリアンプ及びラ
イトバッファ、10,11……テストモード回路、21〜24…
…入力バッファ及び出力バッファ、DQ1〜DQ4……外部入
出力端子。
す概略ブロック系統図、第２図，第３図および第４図は
テストモード回路の内部を示す回路図、第５図は従来の
半導体記憶装置を示す概略ブロック系統図である。 １……メモリセルアレイ、２〜５……プリアンプ及びラ
イトバッファ、10,11……テストモード回路、21〜24…
…入力バッファ及び出力バッファ、DQ1〜DQ4……外部入
出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堂阪 勝己 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 小西 康弘 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 宮武 秀司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 熊野谷 正樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 下田 正喜 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社北伊丹製作所内 (72)発明者 山▲崎▼ 宏之 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭61−51700（ＪＰ，Ａ)
Claims (5)
- 【請求項１】１ビットのデータをそれぞれが記憶する複
数のメモリセルを有するメモリセルアレイ、 それぞれに前記メモリセルアレイにおける対応した選択
した選択メモリセルに記憶されたデータが出力される複
数の出力端子、 テスト信号に応じ、前記複数の出力端子に対応する複数
の選択メモリに記憶された複数のデータに基づいて１ビ
ットのテスト結果データを１つの出力端子に出力する出
力手段を備える半導体記憶装置。 - 【請求項２】出力手段は、 テスト信号および複数の選択メモリセルに記憶された複
数のデータを受け、テスト信号に応じて前記複数のデー
タの論理が全て等しいと所定レベルになる一致信号を出
力するテストモード手段、 １つの出力端子に対応して設けられ、前記一致信号に応
じた１ビットのテスト結果データを対応する前記１つの
出力端子に出力するバッファ手段を備えることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】出力手段は、 それぞれが複数の選択メモリセルに対応して設けられ、
この対応した選択メモリセルに記憶されたデータに応じ
た記憶信号を受け、この記憶信号に応じた読み出し信号
を出力する複数のプリアンプ手段、 各出力端子に対応して設けられ、それぞれが入力ノード
を有し、対応するプリアンプ手段からの読出信号を前記
入力ノードに受け、前記入力ノードに与えられる信号に
応じたデータを前記対応する出力端子に出力する複数の
バッファ手段、 テスト信号および前記プリアンプから出力される読出信
号を受け、テスト信号に応じて前記読出信号の論理が全
て等しいと所定レベルとなる一致信号を前記複数のバッ
ファ手段のうち１つのバッファ手段の入力ノードに出力
すると共に、この入力ノードに前記読出信号が与えられ
るのを遮断するテストモード手段を備えることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項４】１ビットのデータをそれぞれが記憶する複
数のメモリセルを有するメモリセルアレイ、 それぞれに前記メモリセルアレイにおける対応した選択
メモリセルに書き込まれるデータが入力される複数の入
力端子、 テスト信号に応じ、１つの入力端子から入力されるデー
タを前記複数の入力端子に対応する複数の選択メモリに
書き込む入力端子を備える半導体記憶装置。 - 【請求項５】入力手段は、 それぞれが複数の選択メモリセルに対応して設けられ、
入力ノードを有し、この入力ノードに与えられるデータ
を前記選択メモリセルに書き込む複数のライトバッファ
手段、 各入力端子に対応して設けられ、対応する入力端子から
入力されるデータを対応する前記ライトバッファ手段の
入力ノードに出力する複数の入力バッファ手段、 テスト信号および前記複数の入力バッファ手段のうち１
つから出力されるデータを受け、 テスト信号に応じて前記複数の入力バッファ手段のうち
１つから出力されるデータを前記複数のライトバッファ
手段の全てのノードに出力すると共に、他の入力バッフ
ァに対応するライトバッファ手段の入力ノードに前記他
の入力バッファ手段から出力されるデータが与えられる
のを遮断するテストモード手段を備えることを特徴とす
る特許請求の範囲第４項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023935A JPH0740440B2 (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62023935A JPH0740440B2 (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105627A Division JPH08287700A (ja) | 1996-04-25 | 1996-04-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63191400A JPS63191400A (ja) | 1988-08-08 |
| JPH0740440B2 true JPH0740440B2 (ja) | 1995-05-01 |
Family
ID=12124386
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62023935A Expired - Fee Related JPH0740440B2 (ja) | 1987-02-04 | 1987-02-04 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740440B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073153A (ja) * | 2004-09-06 | 2006-03-16 | Renesas Technology Corp | 入出力縮退回路 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2938470B2 (ja) * | 1989-06-01 | 1999-08-23 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2646972B2 (ja) * | 1993-11-01 | 1997-08-27 | 日本電気株式会社 | 多ビットメモリ |
| JP2751857B2 (ja) * | 1995-02-28 | 1998-05-18 | 日本電気株式会社 | 半導体装置 |
| EP1008992A4 (en) | 1996-07-29 | 2001-01-10 | Mitsubishi Electric Corp | SEMICONDUCTOR STORAGE DEVICE |
| JP2000182398A (ja) | 1998-12-15 | 2000-06-30 | Nec Corp | 半導体装置及び半導体装置の試験方法 |
| KR100333203B1 (ko) * | 1999-01-27 | 2002-04-18 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
| KR100520217B1 (ko) * | 1999-02-03 | 2005-10-12 | 삼성전자주식회사 | 패러럴 비트 테스트 기능을 갖는 반도체 메모리 장치 |
| JP2004071847A (ja) * | 2002-08-07 | 2004-03-04 | Renesas Technology Corp | 半導体チップ |
| JP2010003388A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置およびそのテスト方法 |
Family Cites Families (1)
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-
1987
- 1987-02-04 JP JP62023935A patent/JPH0740440B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006073153A (ja) * | 2004-09-06 | 2006-03-16 | Renesas Technology Corp | 入出力縮退回路 |
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