JPH0740602B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0740602B2
JPH0740602B2 JP60211608A JP21160885A JPH0740602B2 JP H0740602 B2 JPH0740602 B2 JP H0740602B2 JP 60211608 A JP60211608 A JP 60211608A JP 21160885 A JP21160885 A JP 21160885A JP H0740602 B2 JPH0740602 B2 JP H0740602B2
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JP
Japan
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memory device
semiconductor memory
semiconductor chip
memory cell
semiconductor
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稔 佐々木
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Seiko Epson Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本願発明は半導体記憶装置のビット線及びワード線の配
置に関するものである。
〔従来の技術〕
従来のSRAMのチップレイアウト（DRAMならば、例えば特
開昭60−161658号公報参照）を第２図に示す。
従来、スタテイツク型ランダムアクセスメモリのビツト
線はｘ方向に配列されており、記憶容量が増すほどビツ
ト線が長くなり寄生容量が増すということになる。例え
ば64Kビツトのスタテイツク型ランダムアクセスメモリ
は従来、ｘ方向に256コ、ｙ方向に256コのメモリセルが
マトリツクス状に配列されている。記憶容量が２倍の12
8Kビツトになつたらどうか。ｙ方向にはパツケージの制
約からマトリツクスの個数を増すことはできないので、
また余裕があるｘ方向のマトリツクスの個数を２倍にす
るしか方法がない。当然ｘ方向が２倍になれば、ビツト
ラインの長さも２倍になり寄生容量も２倍になりアクセ
スタイムの縮少を計ることができないという欠点があ
る。
〔発明が解決しようとする問題点及び目的〕
しかし、従来のSRAMは記憶容量が増えるほどビツト線が
長くなり、寄生容量が増し、高速化が難しいという問題
点を有していた。そこで、本発明は従来のこのような問
題点を解決するために、記憶容量が増えてもビツト線を
長くせずにアクセスタイムの高速化を計ることを有する
SRAMのレイアウト構成を提供することを目的とする。
〔問題点を解決するための手段〕
本発明の半導体記憶装置は、長さの異なる２辺を有する
略長方形の半導体チップに複数のメモリセルアレイが形
成されてなる半導体記憶装置において、前記メモリセル
アレイは、複数のビット線と、複数のワード線とを備
え、前記ビット線は前記半導体チップの短辺方向に略平
行に配置され、前記ワード線は前記半導体チップの長辺
方向に略平行に配置され、前記複数のメモリセルアレイ
は前記半導体チップの長辺方向に並ぶように配置される
ことを特徴とする。
〔実施例〕
第１図は本発明の実施例におけるチツプ内レイアウト構
成図である。以下、本発明について図１に基づいて説明
する。
ｙ方向に配列された４の入出力端子に対して５のビツト
線は平行に配列されており、６のワード線は前記入出力
端子と直行するように配列されている。記憶容量が増え
ても、パツケージの制約上ｙ方向にはメモリセルのマト
リツクスの個数を増すことは出来ない。そこでｘ方向に
マトリツクスの個数を増やす。前記ｘ方向はメモリセル
の個数を増しても、ひとつのビツト線の長さは変わらず
寄生容量も増えない。逆にワード線の抵抗は増えてしま
うが、これは低抵抗材料の使用や、行デコーダを２分割
にすることによつておさえることができる。
〔発明の効果〕
以上述べたように、本発明の構成をとることにより、ビ
ット線とワード線の両方を短くでき、アクセスタイムが
高速化できるという効果を有する。
【図面の簡単な説明】
第１図は本発明のチツプ内レイアウト図である。 第２図は従来のチツプ内レイアウト図である。 １…メモリセルアレイ ２…行デコーダ ３…周辺回路 ４…入出力端子 ５…ビツト線 ６…ワード線 ７…メモリセルアレイ ８…行デコーダ ９…周辺回路 10…入出力端子 11…ビツト線 12…ワード線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】長さの異なる２辺を有する略長方形の半導
    体チップに複数のメモリセルアレイが形成されてなる半
    導体記憶装置において、 前記メモリセルアレイは、複数のビット線と、複数のワ
    ード線とを備え、 前記ビット線は前記半導体チップの短辺方向に略平行に
    配置され、 前記ワード線は前記半導体チップの長辺方向に略平行に
    配置され、 前記複数のメモリセルアレイは前記半導体チップの長辺
    方向に並ぶように配置される、 ことを特徴とする半導体記憶装置。
JP60211608A 1985-09-25 1985-09-25 半導体記憶装置 Expired - Lifetime JPH0740602B2 (ja)

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JPS6272159A (ja) 1987-04-02

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