JPH0740665B2 - 光論理ゲ−ト - Google Patents
光論理ゲ−トInfo
- Publication number
- JPH0740665B2 JPH0740665B2 JP3231686A JP3231686A JPH0740665B2 JP H0740665 B2 JPH0740665 B2 JP H0740665B2 JP 3231686 A JP3231686 A JP 3231686A JP 3231686 A JP3231686 A JP 3231686A JP H0740665 B2 JPH0740665 B2 JP H0740665B2
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- JP
- Japan
- Prior art keywords
- optical
- transistor
- logic gate
- input
- optical logic
- Prior art date
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- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は光信号を並列的に処理する論理回路（並列光論
理回路）の構成要素となる光論理ゲートに関するもので
ある。
理回路）の構成要素となる光論理ゲートに関するもので
ある。
従来の技術 従来より光コンピュータへの応用を考えた光論理ゲート
に関して種々の提案がなされている。これらの中には光
学材料を用いるものが多数あるが、半導体材料を用いた
光−電子素子で光論理ゲートを構成した例としては、例
えば特願昭57−30124号公報に示されている半導体装置
がある。この半導体装置を等価回路で示すと第７図のよ
うになる。同図において、フォトトランジスタ１は抵抗
２を介して電源端子３に接続されており、フォトトラン
ジスタ１と並列に発光ダイオード４が接続されている。
また、光導波路を通って入力光信号5,出力光信号６が入
力される。本構成によれば入力光信号５がオフの時には
出力光信号６がオンになり、入力光信号５がオンの時に
は出力光信号６がオフとなるので、本装置は光インバー
タ回路として機能することになる。
に関して種々の提案がなされている。これらの中には光
学材料を用いるものが多数あるが、半導体材料を用いた
光−電子素子で光論理ゲートを構成した例としては、例
えば特願昭57−30124号公報に示されている半導体装置
がある。この半導体装置を等価回路で示すと第７図のよ
うになる。同図において、フォトトランジスタ１は抵抗
２を介して電源端子３に接続されており、フォトトラン
ジスタ１と並列に発光ダイオード４が接続されている。
また、光導波路を通って入力光信号5,出力光信号６が入
力される。本構成によれば入力光信号５がオフの時には
出力光信号６がオンになり、入力光信号５がオンの時に
は出力光信号６がオフとなるので、本装置は光インバー
タ回路として機能することになる。
発明が解決しようとする問題点 第７図に示した従来例は光インバータとして機能してお
り、類似の構成で光NANDゲート，光NORゲート等を実現
することも容易である。しかし、この構成法は通常の電
子論理回路における入出力電気信号を光信号に置換えた
だけであり、光論理回路の利点である並列信号処理に適
した構成法となっていない。ここで言う並列信号処理と
は、例えば２次元的に配置された光論理ゲートの片側か
ら２次元的な光信号が入力され、他方の側から論理処理
された光信号が出力されるというものである。このよう
な２次元信号処理として、入力信号の否定を出力すると
いう単純な処理を考えれば、第７図の光インバータで対
応可能である。しかし、複数の入力信号に対して複雑な
論理演算を行うことを考えると、第７図から類推される
NANDゲートやNORゲートを用いて対応することは、複数
の２次元光信号をどのように入力するかという点で問題
が生じる。本発明はこのような点に着目してなされたも
ので、並列信号処理が容易に行える光論理ゲートを提供
しようとするものである。
り、類似の構成で光NANDゲート，光NORゲート等を実現
することも容易である。しかし、この構成法は通常の電
子論理回路における入出力電気信号を光信号に置換えた
だけであり、光論理回路の利点である並列信号処理に適
した構成法となっていない。ここで言う並列信号処理と
は、例えば２次元的に配置された光論理ゲートの片側か
ら２次元的な光信号が入力され、他方の側から論理処理
された光信号が出力されるというものである。このよう
な２次元信号処理として、入力信号の否定を出力すると
いう単純な処理を考えれば、第７図の光インバータで対
応可能である。しかし、複数の入力信号に対して複雑な
論理演算を行うことを考えると、第７図から類推される
NANDゲートやNORゲートを用いて対応することは、複数
の２次元光信号をどのように入力するかという点で問題
が生じる。本発明はこのような点に着目してなされたも
ので、並列信号処理が容易に行える光論理ゲートを提供
しようとするものである。
問題点を解決するための手段 本発明は上記問題点を解決するために、ダブル・ヘテロ
構造の発光素子、第１のトランジスタおよびフォトトラ
ンジスタを電気的に直列接続し、前記発光素子と前記第
１のトランジスタの直列接続部に並列に第２のトランジ
スタを接続し、前記第１のトランジスタと前記フォトト
ランジスタの直接接続部に並列に第３のトランジスタを
接続した回路を含むように光論理ゲートを構成するとい
うものである。
構造の発光素子、第１のトランジスタおよびフォトトラ
ンジスタを電気的に直列接続し、前記発光素子と前記第
１のトランジスタの直列接続部に並列に第２のトランジ
スタを接続し、前記第１のトランジスタと前記フォトト
ランジスタの直接接続部に並列に第３のトランジスタを
接続した回路を含むように光論理ゲートを構成するとい
うものである。
作用 本発明の光論理ゲートの機能についてまず説明する。本
発明の光論理ゲートの等価回路は第２図に示すようにな
る。すなわち、発光素子（例えば発光ダイオード）７と
フォトトランジスタ８が第１のトランジスタ９を介して
直列に接続されている。また、発光素子７と第１のトラ
ンジスタ９に並列に第２のトランジスタ10が接続され、
第１のトランジスタ９とフォトトランジスタ８に並列に
第３のトランジスタ11が接続されている。ここで第１か
ら第３のトランジスタはスイッチング・トランジスタと
して機能しており、第１から第３のトランジスタがすべ
てオフであれば、フォトトランジスタへの入力信号12の
オン，オフによらず発光素子７からの出力光信号13はオ
フである。ここで、第２および第３のトランジスタ10,1
1のみをオンにすれば、この時の等価回路は第３図によ
うになり、外部抵抗14を介して電源と接続すれば、第７
図に示した従来例と同様の光インバータとなる。また、
第１のトランジスタ９のみをオンにすれば、等価回路は
第４図のようになり、入力光信号12のオン，オフに応じ
て出力光信号13がオン，オフするトランスファ・ゲート
となる。すなわち、本光論理ゲートは、第１から第３の
トランジスタをオン，オフすることで、入力光信号に対
して出力光信号を「出力しない」（オフ・モード）、
「反転して出力する」（インバータ・モード」、「その
まま出力する」（トランスファ・モード）という３状態
を取得する。
発明の光論理ゲートの等価回路は第２図に示すようにな
る。すなわち、発光素子（例えば発光ダイオード）７と
フォトトランジスタ８が第１のトランジスタ９を介して
直列に接続されている。また、発光素子７と第１のトラ
ンジスタ９に並列に第２のトランジスタ10が接続され、
第１のトランジスタ９とフォトトランジスタ８に並列に
第３のトランジスタ11が接続されている。ここで第１か
ら第３のトランジスタはスイッチング・トランジスタと
して機能しており、第１から第３のトランジスタがすべ
てオフであれば、フォトトランジスタへの入力信号12の
オン，オフによらず発光素子７からの出力光信号13はオ
フである。ここで、第２および第３のトランジスタ10,1
1のみをオンにすれば、この時の等価回路は第３図によ
うになり、外部抵抗14を介して電源と接続すれば、第７
図に示した従来例と同様の光インバータとなる。また、
第１のトランジスタ９のみをオンにすれば、等価回路は
第４図のようになり、入力光信号12のオン，オフに応じ
て出力光信号13がオン，オフするトランスファ・ゲート
となる。すなわち、本光論理ゲートは、第１から第３の
トランジスタをオン，オフすることで、入力光信号に対
して出力光信号を「出力しない」（オフ・モード）、
「反転して出力する」（インバータ・モード」、「その
まま出力する」（トランスファ・モード）という３状態
を取得する。
次に、本光論理ゲートを用いて並列光論理回路を構成す
る方法について説明する。この並列光論理回路の構成図
を第５図に示す。同図において、光論理ゲート・アレイ
15は、光論理ゲート16を２次元的に配列したものであ
り、光記憶素子アレイ17は第６図に等価回路を示す光記
憶素子18を２次元的に配列したものである。光記憶素子
アレイ17は、特願昭60−184047号において示した画像記
憶装置と同一のものである。第６図に示す発光素子21と
フォトトランジスタ22の直列接続よりなる光記憶素子
は、入力光信号23を与えることでオン状態となって出力
光信号24を出力し、この状態は入力光信号23がオフされ
ても正帰還光25が存在するためバイアス電圧がオフされ
るまで維持される。この光記憶素子18と光論理ゲート16
を組合せることで、複数の入力光信号に対する論理演算
が可能となる。ただし、この場合の複数の入力光信号を
同時にではなく順次光論理ゲートに入力される。例え
ば、３つの入力光信号A,B,Cに対してＡ＋＋Ｃという
論理演算を行うことを考える。入力光信号A,Cを入力す
る際には光論理ゲート16をトランスファ・モードとし、
入力光信号Ｂを入力する際にはインバータ・モードとし
て、光論理ゲート16の出力は光記憶素子18に入力される
ようにする。光記憶素子18は入力光信号のいずれかがオ
ンであればオンとなってその状態を維持するので、A,B,
Cの３信号を入力御はＡ＋＋Ｃを出力するようにな
る。第５図の並列光論理回路は、この光論理ゲート16と
光記憶素子18の組合せを２次元的に配列したものであ
り、２次元入力光信号19に対して上述の論理演算を行い
２次元出力光信号20を出力することができる。
る方法について説明する。この並列光論理回路の構成図
を第５図に示す。同図において、光論理ゲート・アレイ
15は、光論理ゲート16を２次元的に配列したものであ
り、光記憶素子アレイ17は第６図に等価回路を示す光記
憶素子18を２次元的に配列したものである。光記憶素子
アレイ17は、特願昭60−184047号において示した画像記
憶装置と同一のものである。第６図に示す発光素子21と
フォトトランジスタ22の直列接続よりなる光記憶素子
は、入力光信号23を与えることでオン状態となって出力
光信号24を出力し、この状態は入力光信号23がオフされ
ても正帰還光25が存在するためバイアス電圧がオフされ
るまで維持される。この光記憶素子18と光論理ゲート16
を組合せることで、複数の入力光信号に対する論理演算
が可能となる。ただし、この場合の複数の入力光信号を
同時にではなく順次光論理ゲートに入力される。例え
ば、３つの入力光信号A,B,Cに対してＡ＋＋Ｃという
論理演算を行うことを考える。入力光信号A,Cを入力す
る際には光論理ゲート16をトランスファ・モードとし、
入力光信号Ｂを入力する際にはインバータ・モードとし
て、光論理ゲート16の出力は光記憶素子18に入力される
ようにする。光記憶素子18は入力光信号のいずれかがオ
ンであればオンとなってその状態を維持するので、A,B,
Cの３信号を入力御はＡ＋＋Ｃを出力するようにな
る。第５図の並列光論理回路は、この光論理ゲート16と
光記憶素子18の組合せを２次元的に配列したものであ
り、２次元入力光信号19に対して上述の論理演算を行い
２次元出力光信号20を出力することができる。
以上の説明から明らかなように、第５図の並列光論理回
路によって複数の入力光信号に対する論理演算が可能と
なり、これを多段に接続することでより複雑な論理演算
も可能になる。
路によって複数の入力光信号に対する論理演算が可能と
なり、これを多段に接続することでより複雑な論理演算
も可能になる。
実 施 例 第１図は本発明の光論理ゲートの一実施例を示す断面図
である。本実施例では、ｐ−Al0.3Ga0.7Asクラッド26、
ｎ−GaAs活性層27、ｎ−Al0.3Ga0.7Asクラッド28で発光
素子が構成され、ｎ−Al0.3Ga0.7Asエミッタ30、ｐ−Ga
Asベース31、ｎ−GaAsコレクタ32でフォトトランジスタ
33が構成されている。また、発光素子29とフォトトラン
ジスタ33の間には、ｎ−Al0.3Ga0.7Asエミッタ34、ｐ−
GaAsベース35、ｎ−GaAsコレクタ36で構成される第１の
トランジスタ37が設けられている。さらに、第１のトラ
ンジスタ37と同一の層を用いたエミッタ34′、ベース3
5′、コレクタ36′で第２のトランジスタ38が構成さ
れ、フォトトランジスタ33と同一の層を用いたエミッタ
30′、ベース31′、コレクタ32′で第３のトランジスタ
39が構成されている。発光素子29のｐクラッド26と第２
のトランジスタ38のコレクタ36′は、絶縁物40上の配線
41によって接続されており、第１トランジスタ37のコレ
クタ36と第３のトランジスタ39のコレクタ32′も同様に
絶縁物40′上の配線41′によって接続されている。以上
の構成を等価回路で示せば第２図のようになる。外部回
路と接続端子としては、発光素子29のｐクラッド26上お
よびフォトトランジスタ33のエミッタ30上に電極42,4
2′が設けられており、第１図には明示されていない
が、第１から第３のトランジスタ37,38,39のベース35,3
5′,31′上にも電極が設けられている。
である。本実施例では、ｐ−Al0.3Ga0.7Asクラッド26、
ｎ−GaAs活性層27、ｎ−Al0.3Ga0.7Asクラッド28で発光
素子が構成され、ｎ−Al0.3Ga0.7Asエミッタ30、ｐ−Ga
Asベース31、ｎ−GaAsコレクタ32でフォトトランジスタ
33が構成されている。また、発光素子29とフォトトラン
ジスタ33の間には、ｎ−Al0.3Ga0.7Asエミッタ34、ｐ−
GaAsベース35、ｎ−GaAsコレクタ36で構成される第１の
トランジスタ37が設けられている。さらに、第１のトラ
ンジスタ37と同一の層を用いたエミッタ34′、ベース3
5′、コレクタ36′で第２のトランジスタ38が構成さ
れ、フォトトランジスタ33と同一の層を用いたエミッタ
30′、ベース31′、コレクタ32′で第３のトランジスタ
39が構成されている。発光素子29のｐクラッド26と第２
のトランジスタ38のコレクタ36′は、絶縁物40上の配線
41によって接続されており、第１トランジスタ37のコレ
クタ36と第３のトランジスタ39のコレクタ32′も同様に
絶縁物40′上の配線41′によって接続されている。以上
の構成を等価回路で示せば第２図のようになる。外部回
路と接続端子としては、発光素子29のｐクラッド26上お
よびフォトトランジスタ33のエミッタ30上に電極42,4
2′が設けられており、第１図には明示されていない
が、第１から第３のトランジスタ37,38,39のベース35,3
5′,31′上にも電極が設けられている。
第１図の光論理ゲートの入力光信号43はフォトトランジ
スタ33のエミッタ30側から入力され、出力光信号44は発
光素子29のｐクラッド26側から出力される。発光素子29
のｎクラッド28側への出力光は、各トランジスタのコレ
クタ層で吸収されるので、トランジスタを誤動作させる
ことにはならない。
スタ33のエミッタ30側から入力され、出力光信号44は発
光素子29のｐクラッド26側から出力される。発光素子29
のｎクラッド28側への出力光は、各トランジスタのコレ
クタ層で吸収されるので、トランジスタを誤動作させる
ことにはならない。
第１図に示した光論理ゲートの等価回路は、前述の通り
第２図にようになる。等価回路が第２図で示される光論
理ゲートが、第１から第３のトランジスタをオン，オフ
することで、オフ・モード、インバータ・モード、トラ
ンスファ・モードの３状態を取得ることは作用の項で述
べた通りである。さらに、第６図に等価回路を示す光記
憶素子と組合せることで光論理回路が構成でき、これを
２次元的に配列した第５図の構成で並列光論理回路が実
現できることも同項において説明した通りである。
第２図にようになる。等価回路が第２図で示される光論
理ゲートが、第１から第３のトランジスタをオン，オフ
することで、オフ・モード、インバータ・モード、トラ
ンスファ・モードの３状態を取得ることは作用の項で述
べた通りである。さらに、第６図に等価回路を示す光記
憶素子と組合せることで光論理回路が構成でき、これを
２次元的に配列した第５図の構成で並列光論理回路が実
現できることも同項において説明した通りである。
なお、本実施例の説明においては発光素子を発光ダイオ
ードとしたが、半導体レーザであってもよい。また、光
論理ゲートを構成する材料に関してもAlGaAa/GaAs系に
限定されるものではなく、他の半導体材料系を用いても
よい。
ードとしたが、半導体レーザであってもよい。また、光
論理ゲートを構成する材料に関してもAlGaAa/GaAs系に
限定されるものではなく、他の半導体材料系を用いても
よい。
発明の効果 以上述べてきたように、本発明によれば入力光信号に対
して出力光信号を「出力しない」、「反転して出力す
る」、「そのまま出力する」という３つのモードを選択
可能な光論理ゲートが実現でき、さらに光記憶素子と組
合せることで並列信号処理が容易に行える光論理回路を
構成することが可能となる。
して出力光信号を「出力しない」、「反転して出力す
る」、「そのまま出力する」という３つのモードを選択
可能な光論理ゲートが実現でき、さらに光記憶素子と組
合せることで並列信号処理が容易に行える光論理回路を
構成することが可能となる。
第１図は本発明の一実施例の光論理ゲートの断面図、第
２図はその等価回路図、第３図，第４図はその動作原理
を説明するための等価回路図、第５図は本発明の用途を
示す構成図、第６図は第５図で用いられている本発明の
光論理ゲート以外の素子の等価回路図、第７図は従来例
の等価回路図である。 29……発光素子、33……フォトトランジスタ、37……第
のトランジスタ、38……第２のトランジスタ、39……第
３のトランジスタ。
２図はその等価回路図、第３図，第４図はその動作原理
を説明するための等価回路図、第５図は本発明の用途を
示す構成図、第６図は第５図で用いられている本発明の
光論理ゲート以外の素子の等価回路図、第７図は従来例
の等価回路図である。 29……発光素子、33……フォトトランジスタ、37……第
のトランジスタ、38……第２のトランジスタ、39……第
３のトランジスタ。
Claims (1)
- 【請求項１】ダブル・ヘテロ構造の発光素子、第１のト
ランジスタおよびフォトトラジスタを電気的に直列接続
し、前記発光素子と前記第１のトランジスタの直列接続
部に並列に第２のトランジスタを接続し、前記第１のト
ランジスタと前記フォトトランジスタの直列接続部に並
列に第３のトランジスタを接続した回路を含む光論理ゲ
ート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231686A JPH0740665B2 (ja) | 1986-02-17 | 1986-02-17 | 光論理ゲ−ト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3231686A JPH0740665B2 (ja) | 1986-02-17 | 1986-02-17 | 光論理ゲ−ト |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62189817A JPS62189817A (ja) | 1987-08-19 |
| JPH0740665B2 true JPH0740665B2 (ja) | 1995-05-01 |
Family
ID=12355531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3231686A Expired - Lifetime JPH0740665B2 (ja) | 1986-02-17 | 1986-02-17 | 光論理ゲ−ト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740665B2 (ja) |
-
1986
- 1986-02-17 JP JP3231686A patent/JPH0740665B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62189817A (ja) | 1987-08-19 |
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