JPH0740735B2 - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPH0740735B2 JPH0740735B2 JP60151593A JP15159385A JPH0740735B2 JP H0740735 B2 JPH0740735 B2 JP H0740735B2 JP 60151593 A JP60151593 A JP 60151593A JP 15159385 A JP15159385 A JP 15159385A JP H0740735 B2 JPH0740735 B2 JP H0740735B2
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- 230000015654 memory Effects 0.000 claims description 16
- 238000001514 detection method Methods 0.000 claims 2
- 238000004040 coloring Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Television Systems (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明な、文字放送を受信することのできるテレビジョ
ン受像機等における信号処理回路に関するものである。
ン受像機等における信号処理回路に関するものである。
従来の技術 文字放送に於て、文字，図形情報を受信機に表示する場
合、RF或いは、複合映像信号に変換し、通常のカラーテ
レビ受像機で表示する時、１ビット幅の信号に着色する
事は信号の帯域の関係で、極めて困難である為、便宜的
に、信号（文字或いは図形の部分即ち、輝度信号のある
部分）の幅を約0.5〜１ビット広くして着色し易くして
いる。従来の文字放送受信機の中の関係する部分のみを
第４図に示す。第４図に於て、１は輝度メモリの読出し
アドレス発生回路、２は輝度メモリ、３は色符号メモリ
の読出しアドレス発生回路、10は着色処理回路、11Yは
輝度信号の0.5ビット拡大回路、11Cは色符号の0.5ビッ
ト拡大回路であり、12はNTSCエンコーダである。以上の
構成に於て、着色処理回路10のR,G,B出力をモニターTV
で見る場合、CRT上に１ビット幅で着色されて見える
が、NTSCエンコーダ12の出力をRFに変換したり、映像入
力端子から入力してCRT上に表示する時、文字，図形の
輝度及び色符号を0.5ビット分だけ広げて着色しやすく
していた。
合、RF或いは、複合映像信号に変換し、通常のカラーテ
レビ受像機で表示する時、１ビット幅の信号に着色する
事は信号の帯域の関係で、極めて困難である為、便宜的
に、信号（文字或いは図形の部分即ち、輝度信号のある
部分）の幅を約0.5〜１ビット広くして着色し易くして
いる。従来の文字放送受信機の中の関係する部分のみを
第４図に示す。第４図に於て、１は輝度メモリの読出し
アドレス発生回路、２は輝度メモリ、３は色符号メモリ
の読出しアドレス発生回路、10は着色処理回路、11Yは
輝度信号の0.5ビット拡大回路、11Cは色符号の0.5ビッ
ト拡大回路であり、12はNTSCエンコーダである。以上の
構成に於て、着色処理回路10のR,G,B出力をモニターTV
で見る場合、CRT上に１ビット幅で着色されて見える
が、NTSCエンコーダ12の出力をRFに変換したり、映像入
力端子から入力してCRT上に表示する時、文字，図形の
輝度及び色符号を0.5ビット分だけ広げて着色しやすく
していた。
発明が解決しようとする問題点 しかしながら、上記構成では、１ビット幅に限らず、２
ビット以上でもすべて0.5ビット広げてしまうので、色
符号（バックカラー）の信号分が、必ず0.5ビット削ら
れるという欠点がある。（２ビット幅以上であれば、広
げなくても着色は行なえる。） 本発明は上記問題点に鑑み、１ビット幅の信号のみ、0.
5ビット分だけ幅を広げようとするものである。
ビット以上でもすべて0.5ビット広げてしまうので、色
符号（バックカラー）の信号分が、必ず0.5ビット削ら
れるという欠点がある。（２ビット幅以上であれば、広
げなくても着色は行なえる。） 本発明は上記問題点に鑑み、１ビット幅の信号のみ、0.
5ビット分だけ幅を広げようとするものである。
問題点を解決するための手段 上記問題点を解決するため本発明の信号処理回路は、１
ビット幅の輝度信号のみを検出し、その部分のみ0.5ビ
ットだけ幅を広げるという回路を備えたものである。
ビット幅の輝度信号のみを検出し、その部分のみ0.5ビ
ットだけ幅を広げるという回路を備えたものである。
作用 本発明は上記構成によって、１ビット幅の輝度信号及
び、それに対応する色符号信号を0.5ビットだけ広げ
て、NTSCエンコーダへ供給し、1.5ビット幅の着色文字
又は図形信号を形成し、カラーテレビ受信機へ供給す
る。
び、それに対応する色符号信号を0.5ビットだけ広げ
て、NTSCエンコーダへ供給し、1.5ビット幅の着色文字
又は図形信号を形成し、カラーテレビ受信機へ供給す
る。
実施例 以下本発明の実施例について、図面を参照しながら説明
する。第１図は、本発明の一実施例の信号処理回路の主
要部を示すものである。
する。第１図は、本発明の一実施例の信号処理回路の主
要部を示すものである。
第１図において、１は輝度メモリ２の読出しアドレス発
生回路、２は輝度メモリで、例えば横248×縦204ビット
（＝50592ビット）の容量を有する。３は色符号メモリ
４の読出しアドレス発生回路、４は色符号メモリで、現
在放送中のパターン方式なら、横31ブロック×縦17列で
１ブロック当り８ビットの計4,216ビットの容量を有し
ている。５は３ビットの直列入力，並列出力のシフトレ
ジスタで、6,7は反転器、８は３入力ANDゲート、９は１
ビットの遅延回路、10は着色処理回路、11Yは輝度信号
の0.5ビット拡大回路、11Cは色符号の0.5ビット拡大回
路、12はNTSCエンコーダである。以上の如く構成された
信号処理回路について、以下第１図，第２図，第３図を
用いて説明する。先ず第１図は、主要部の構成を示すも
ので、第１図の読出しアドレス発生回路１及び、３は、
（図示していない）表示クロック発生回路に同期して変
化し、読出しアドレス発生回路１は、水平走査期間内に
248クロック分変化し、かつ１水平走査線毎に変化す
る。パターン方式の文字放送の場合、読出しアドレス発
生回路３は、一水平走査線内では、８クロック毎に変化
し、12水平走査線毎に変化する。読出しアドレス発生回
路１及び３からのアドレスにより、メモリ２及び、４の
内容が両者同期して読み出されるが、輝度メモリ２の出
力は、シフトレジスタ５へ入力されて、第３図のCLK
（φ１）でクロックされる。輝度メモリ２の出力は第３
図のData（D0）であり、アドレスはA0であるとし、φ0,
A0,D0の間の時間関係は、遅延時間を無視してあり、φ
１は、シフトレジスタ５をクロックする場合D0より若干
遅れるものとして考えておく。実際の回路では細かいタ
イミング調整も必要であるが本実施例の動作説明には影
響が無いので省く。時刻t0〜t1で、シフトレジスタ５の
b1端子にD0の如く、１ビット幅の「１」の信号が現われ
る時、b0及びb2端子は「Ｏ」故、反転器６及び７で反転
し、端子b1と共に３入力ANDゲート８へと加えると、3AN
Dゲート８の出力はt0〜t1のみ高レベルととなり、この
時、t1から0.5ビット幅だけ「１」の信号を追加する。
この動作は後述する。一方、色符号は８ビット単位で変
化するので、t0〜t1が８ビット目の時だけ0.5ビット広
げる必要があり、これは0.5ビット拡大回路11Cで実現さ
れる。９は色符号メモリ４の出力位相と輝度信号のシフ
トレジスタ５の端子b1出力との位相を合わせる為の遅延
回路である。10の着色処理回路は、R,G,B信号と、輝度
信号の論理積を形成しており公知である。
生回路、２は輝度メモリで、例えば横248×縦204ビット
（＝50592ビット）の容量を有する。３は色符号メモリ
４の読出しアドレス発生回路、４は色符号メモリで、現
在放送中のパターン方式なら、横31ブロック×縦17列で
１ブロック当り８ビットの計4,216ビットの容量を有し
ている。５は３ビットの直列入力，並列出力のシフトレ
ジスタで、6,7は反転器、８は３入力ANDゲート、９は１
ビットの遅延回路、10は着色処理回路、11Yは輝度信号
の0.5ビット拡大回路、11Cは色符号の0.5ビット拡大回
路、12はNTSCエンコーダである。以上の如く構成された
信号処理回路について、以下第１図，第２図，第３図を
用いて説明する。先ず第１図は、主要部の構成を示すも
ので、第１図の読出しアドレス発生回路１及び、３は、
（図示していない）表示クロック発生回路に同期して変
化し、読出しアドレス発生回路１は、水平走査期間内に
248クロック分変化し、かつ１水平走査線毎に変化す
る。パターン方式の文字放送の場合、読出しアドレス発
生回路３は、一水平走査線内では、８クロック毎に変化
し、12水平走査線毎に変化する。読出しアドレス発生回
路１及び３からのアドレスにより、メモリ２及び、４の
内容が両者同期して読み出されるが、輝度メモリ２の出
力は、シフトレジスタ５へ入力されて、第３図のCLK
（φ１）でクロックされる。輝度メモリ２の出力は第３
図のData（D0）であり、アドレスはA0であるとし、φ0,
A0,D0の間の時間関係は、遅延時間を無視してあり、φ
１は、シフトレジスタ５をクロックする場合D0より若干
遅れるものとして考えておく。実際の回路では細かいタ
イミング調整も必要であるが本実施例の動作説明には影
響が無いので省く。時刻t0〜t1で、シフトレジスタ５の
b1端子にD0の如く、１ビット幅の「１」の信号が現われ
る時、b0及びb2端子は「Ｏ」故、反転器６及び７で反転
し、端子b1と共に３入力ANDゲート８へと加えると、3AN
Dゲート８の出力はt0〜t1のみ高レベルととなり、この
時、t1から0.5ビット幅だけ「１」の信号を追加する。
この動作は後述する。一方、色符号は８ビット単位で変
化するので、t0〜t1が８ビット目の時だけ0.5ビット広
げる必要があり、これは0.5ビット拡大回路11Cで実現さ
れる。９は色符号メモリ４の出力位相と輝度信号のシフ
トレジスタ５の端子b1出力との位相を合わせる為の遅延
回路である。10の着色処理回路は、R,G,B信号と、輝度
信号の論理積を形成しており公知である。
次に第２図により、0.5ビット拡大回路11Yと11Cについ
て説明する。13は表示クロック周波数ｃ（一般に5.7
〜6.0MHZ程度）の２倍のクロックを形成する２ｃクロ
ック形成回路で、２ｃは、水平傾向の電流位相と同期
している。２ｃクロック形成回路13の出力が第３図φ
０で、1/2分周回路14の出力がφ１で、φ１により、読
出しアドレス発生回路１で、アドレスA0,A1…が形成さ
れる。（第３図はA0のみ示す）一方、第３図φ１を、第
２図の反転器15で反転し１とφ０の論理積の反転をNA
NDゲート16で形成するとその出力に、第３図φ２が得ら
れる。φ２で、フリップフロップ17の常にリセットして
おくと、そのＱ出力は、第１図ブロック28のANDゲート
８の出力が「Ｈ」レベルの時以外「Ｌ」（「Ｏ」）レベ
ルである。第３図のt0〜t2を考えると、t0〜t1で、AND
ゲート８の出力が高レベルとなり、t1で、「Ｈ」レベル
から「Ｌ」レベルへと変化し、この時、フリップフロッ
プ17がセットされ、そのＱ出力は高レベルになる。従っ
てORゲート18の出力は、第３図（D0′）となる。t1の時
点で狭い幅の負パルスが出るので、抵抗19と容量20で積
分して除去し、バッファアンプ21を介し、NTSCエンコー
ダー12へ、第３図（D0′）を供給する。一方、ORゲート
22,23,24へもフリップフロップ17のＱ出力が伝えられる
ので、それらの出力は第３図（D0′）の如く、0.5ビッ
ト広くなる。但し、遅延回路９のR,G,Bの出力信号は横
方向８ビットであるから、実際には、８ビット目がt0〜
t1になった時のみ、ORゲート22,23,24の出力が0.5ビッ
ト広くなる。この時、それぞれのORゲート出力にt1の点
で幅の狭い負パルスが現われるので、積分回路25,26,27
で除去する。積分回路25,26,27の構成は、抵抗と、容量
であり、抵抗19とコンデンサ20と同じもので構成されて
いる。以上の如く構成すれば、輝度信号及び色符号信号
を0.5ビット分広げる事により、複合映像信号の形の信
号に於ても、１ビット幅の信号に着色できる。
て説明する。13は表示クロック周波数ｃ（一般に5.7
〜6.0MHZ程度）の２倍のクロックを形成する２ｃクロ
ック形成回路で、２ｃは、水平傾向の電流位相と同期
している。２ｃクロック形成回路13の出力が第３図φ
０で、1/2分周回路14の出力がφ１で、φ１により、読
出しアドレス発生回路１で、アドレスA0,A1…が形成さ
れる。（第３図はA0のみ示す）一方、第３図φ１を、第
２図の反転器15で反転し１とφ０の論理積の反転をNA
NDゲート16で形成するとその出力に、第３図φ２が得ら
れる。φ２で、フリップフロップ17の常にリセットして
おくと、そのＱ出力は、第１図ブロック28のANDゲート
８の出力が「Ｈ」レベルの時以外「Ｌ」（「Ｏ」）レベ
ルである。第３図のt0〜t2を考えると、t0〜t1で、AND
ゲート８の出力が高レベルとなり、t1で、「Ｈ」レベル
から「Ｌ」レベルへと変化し、この時、フリップフロッ
プ17がセットされ、そのＱ出力は高レベルになる。従っ
てORゲート18の出力は、第３図（D0′）となる。t1の時
点で狭い幅の負パルスが出るので、抵抗19と容量20で積
分して除去し、バッファアンプ21を介し、NTSCエンコー
ダー12へ、第３図（D0′）を供給する。一方、ORゲート
22,23,24へもフリップフロップ17のＱ出力が伝えられる
ので、それらの出力は第３図（D0′）の如く、0.5ビッ
ト広くなる。但し、遅延回路９のR,G,Bの出力信号は横
方向８ビットであるから、実際には、８ビット目がt0〜
t1になった時のみ、ORゲート22,23,24の出力が0.5ビッ
ト広くなる。この時、それぞれのORゲート出力にt1の点
で幅の狭い負パルスが現われるので、積分回路25,26,27
で除去する。積分回路25,26,27の構成は、抵抗と、容量
であり、抵抗19とコンデンサ20と同じもので構成されて
いる。以上の如く構成すれば、輝度信号及び色符号信号
を0.5ビット分広げる事により、複合映像信号の形の信
号に於ても、１ビット幅の信号に着色できる。
以上の説明はパターン方式について述べたが、ハイブリ
ット方式（コード方式）でも、色符号が４ビット幅に変
わるだけであり、全く同じ効果が得られる。
ット方式（コード方式）でも、色符号が４ビット幅に変
わるだけであり、全く同じ効果が得られる。
発明の効果 以上のように本発明は、輝度信号の幅が１ビットの部分
を検出し、その部分のみ0.5ビットだけ幅を広げる回路
を設ける事により、１ビット幅の信号も映像信号の形で
十分着色できる。
を検出し、その部分のみ0.5ビットだけ幅を広げる回路
を設ける事により、１ビット幅の信号も映像信号の形で
十分着色できる。
【図面の簡単な説明】 第１図は本発明の一実施例における信号処理回路の構成
を示すブロック図、第２図は第１図の詳細な構成を示す
ブロック時、第３図は第１図，第２図の動作説明のため
のタイムチャート、第４図は従来例の構成を示すブロッ
ク図である。 1,3……読み出しアドレス発生回路、２……輝度メモ
リ、４……色符号メモリ、５……シフトレジスタ、6,7
……反転器、８……３入力ANDゲート、９……１ビット
遅延回路、10……着色処理回路、11C,11Y……0.5ビット
拡大回路。
を示すブロック図、第２図は第１図の詳細な構成を示す
ブロック時、第３図は第１図，第２図の動作説明のため
のタイムチャート、第４図は従来例の構成を示すブロッ
ク図である。 1,3……読み出しアドレス発生回路、２……輝度メモ
リ、４……色符号メモリ、５……シフトレジスタ、6,7
……反転器、８……３入力ANDゲート、９……１ビット
遅延回路、10……着色処理回路、11C,11Y……0.5ビット
拡大回路。
Claims (1)
- 【請求項１】表示すべき文字信号に対応した文字パター
ンの輝度信号を記憶する輝度メモリと、表示すべき文字
に色を付加するための色符号を記憶する色符号メモリ
と、前記輝度メモリから読み出された輝度信号の中の輝
度信号のある部分の水平方向の幅が、文字パターンの水
平方向の最小単位幅Ｗであり、その前後に輝度信号がな
いことを検出する検出手段と、前記検出回路の検出出力
に基づき前記Ｗの幅の約1/2の幅の信号を形成し、前記
Ｗの信号に約1/2の幅の信号を付加し、Ｗの幅の輝度信
号のみ約1/2だけ記号の幅を広げる拡大回路を具備する
事を特徴とする信号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151593A JPH0740735B2 (ja) | 1985-07-10 | 1985-07-10 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151593A JPH0740735B2 (ja) | 1985-07-10 | 1985-07-10 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6212284A JPS6212284A (ja) | 1987-01-21 |
| JPH0740735B2 true JPH0740735B2 (ja) | 1995-05-01 |
Family
ID=15521909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151593A Expired - Lifetime JPH0740735B2 (ja) | 1985-07-10 | 1985-07-10 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0740735B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04103712A (ja) * | 1990-08-22 | 1992-04-06 | Nkk Corp | 真空脱ガス装置のスノーケルの付着物除去方法 |
-
1985
- 1985-07-10 JP JP60151593A patent/JPH0740735B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6212284A (ja) | 1987-01-21 |
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