JPH0740740B2

JPH0740740B2 - テレビジヨン信号の動き検出回路

Info

Publication number: JPH0740740B2
Application number: JP59187826A
Authority: JP
Inventors: 哲二郎近藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1984-09-07
Filing date: 1984-09-07
Publication date: 1995-05-01
Anticipated expiration: 2010-05-01
Also published as: JPS6165682A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ディジタルテレビジョン信号の動き検出回
路に関する。

〔従来の技術〕

テレビジョン信号をディジタル化する場合に、１画素当
たりのビット数の平均値を低減する高能率符号化方法が
考えられている。そのひとつとして、フレーム間符号化
方法が知られており、フレーム間符号化方法として、動
き補正によるものがある。これは、動き検出により、現
在のフレームと前フレーム間の位置関係情報（動き補正
量又は動きベクトルと称される）を求め、この動き補正
量に基づいて前へフレームの画像を操作して、フレーム
間の対応をとるものである。

このようなフレーム間符号化方法に適用できる動き検出
回路の一例として、米国特許第4278996号明細書に記載
されているものがある。この動き検出は、グラジェント
法と呼ばれるもので、以下に述べるように、動き領域中
の前画素についてのフレーム差と傾き情報（水平方向で
はサンプリング差、垂直方向ではライン差）を用いて動
き量を求めるものである。

第６図Ａは、輝度傾斜を有する画像と対応する現フレー
ムのディジタルビデオ信号を示している。第６図におい
て、横軸が画像の水平方向を示し、その縦軸がレベルを
示し、現フレームの信号の各画素が○で表されている。
なお、後述の第４図、第５図及び第８図に関しては、簡
単のため画素の図示が省略されている。

第６図Ｂは、前フレームの対応する画像のディジタルビ
デオ信号を示し、各画素が×で示されている。第６図Ｂ
の位置から第６図Ａの位置まで、画像が右方向に２サン
プリング間隔動いた例が図示されている。この動き量を
一般的にv1で表す。第６図Ｃは、前フレームの対応する
画像のディジタルビデオ信号を表し、その各画素が△で
表されている。第６図Ｃから第６図Ａの位置まで、画像
が左方向に２サンプリング間隔動いた例が示されてい
る。この動き量を一般的にv1で表す。

上述の右方向の動きの場合では、第６図Ａにおいて、前
フレームと現フレームとの傾斜部で囲まれる面積Ａに注
目すると、この面積Ａは、Ａ＝v1×ｈで表される。従っ
て、動き量v1は、v1＝A/hで求められる。

面積Ａは、フレーム差ΔＦの積算値で表すことができ
る。フレーム差ΔＦを「現フレームの画素から前フレー
ムの画素を減算したもの」と定義する。ここで、フレー
ム差ΔＦは、ディジタルテレビジョン信号の処理の分野
で通常使用されるのと同様に、各フレームの同一位置の
画素の値の差分を意味する。第６図の例において、右方
向の動きの場合では、第６図Ａの信号の各画素の値から
第６図Ｂの信号の各画素の値がそれぞれ減算されるの
で、第６図Ｄに示すフレーム差ΔＦが得られることにな
る。例えば第６図Ａ中の画素値x1から同一位置の画素値
y1が減算されることにより、フレーム差ΔＦ（＝x1−y1
＜０）が得られる。傾きが負の傾斜部においても、同様
に、対応する２画素の値からフレーム差ΔＦ（＝x3−y3
＞０）が得られる。

また、高さｈは、傾斜部のサンプリング差ΔＥを積算す
ることにより求められる。ここで、サンプリング差ΔＥ
を「現サンプリング画素から前サンプリング画素（すな
わち、左側の画素）を減算したものと定義する。第６図
Ａにおいて、例えば連続する二つの画素に関して、x2−
x1によりサンプリング差ΔＥが形成される。現フレーム
のビデオ信号から形成されたサンプリング差ΔＥを第６
図Ｅに示す。

動き領域のフレーム差の絶対値の積算値をΣ｜ΔF|と表
し、そのサンプリング差の絶対値の積算値をΣ｜ΔE|と
表すと、水平方向の動き量v1の大きさは、次式で求めら
れる。

|v1|＝Σ｜ΔF|/Σ｜ΔE| 左方向の動きについて、上述と同様にフレーム差ΔＦを
求めると、第６図Ｆに示すものとなる。サンプリング差
ΔＥは、現フレームの信号から求められているので、第
６図Ｅに示すものと同一である。そして、動き量の大き
さは、上述の同様に求めることができる。

ここで、フレーム差ΔＦの極性（符号）とサンプリング
差ΔＥの極性（符号）とを調べると、第６図から分かる
ように、次の関係が成り立つ。右方向の動きの場合、正
の傾きの部分では、フレーム差ΔＥが負で、サンプリン
グ差ΔＥが正であり、負の傾き部分では、フレーム差Δ
Ｆが正で、サンプリング差ΔＥが負である。すなわち、
右方向の動きの場合では、フレーム差ΔＦとサンプリン
グ差ΔＥとが逆極性（異符号）である。

一方、左方向の動きの場合、正の傾きの部分では、フレ
ーム差ΔＦが正で、サンプリング差ΔＥが正であり、負
の傾きの部分では、フレーム差ΔＦが負で、サンプリン
グ差ΔＥが負である。すなわち、左方向の動きの場合で
は、フレーム差ΔＦとサンプリング差ΔＥとが同一極性
（同符号）である。

従って、フレーム差ΔＦとサンプリング差ΔＥの極性
（符号）の関係から動きの方向を知ることができる。方
向を持つ動き量を求めるための一つの方法として、正負
の傾きを含む動きの領域の全画素のフレーム差の積算値
を分子とし、分母をサンプリング差の絶対値｜ΔE|の積
算値とする。方向と動き量の極性とを対応させるため
に、この式の分子（フレーム差の積算値）としては、サ
ンプリング差ΔＥが正（正の傾き）の時では、フレーム
差ΔＦに対して正の極性を付して積算したもの、サンプ
リング差ΔＥが負（負の傾き）の時では、フレーム差Δ
Ｆに対して負の極性を付して積算したものを使用する。

第６図を例により具体的に説明すると、右方向の動きの
場合、正の傾きの所では、ΔＥの極性が正であるため、
負のフレーム差に正の極性が付けられて積算され、ま
た、負の傾きの所では、ΔＥの極性が負であるため、正
のフレーム差の負の極性が付けらて積算される。結局、
正負の傾きの何れにおいてもフレーム差の積算値が負と
なり、これをΔＥの絶対値の積算値で割算した動き量の
極性が負（すなわち、右方向の動きを示す）となる。

左方向の動きの場合、正の傾きの所では、正のフレーム
差に正の極性が付けられて積算され、負の傾きの所で
は、負のフレーム差に負の極性が付けられて積算され
る。その結果、フレーム差の積算値は、何れの傾きの所
でも正となり、求まる動き量の極性が正（すなわち、左
方向の動きを示す）となる。

この明細書の記述において、正負の傾きのそれぞれにお
いてなされる、上述のフレーム差の二通りの積算方法に
関して、フレーム差に正の極性を付けて加算することを
加算と称し、フレーム差の積算値に負の極性を付けて加
算することを減算と称することにする。さらに、後述の
加／減算器が行う、加算動作および減算動作の各動作の
意味も同様である。

このようにして、次式により方向を持つ水平方向の動き
量v1が求まる。

v1＝Σ｛ΔＦ・符号（ΔＥ）｝／Σ｜ΔE| 但し、符号（ΔＥ）は（ΔＥ＝０）の時に０となり、
（ΔＥ≠０）の時にΔE/|ΔE|となるものである。

上述の考え方は、二次元の動きに拡張してもこのま利用
できる。即ち、新たに縦方向の動きによって発生するフ
レーム差ΔＦも加わるが、符号（ΔＥ）の値は、縦方向
の動きと無相関であるから、縦方向の動きによって生じ
るフレーム差ΔＦの横方向への影響な相殺される。縦方
向の動き量v2は、ライン差ΔＬを「現ライン画素から前
ライン画素を減算したもの」と定義すれば、次式で求ま
る。

v2＝Σ｛ΔＦ・符号（ΔＬ）｝／Σ｜ΔL| 第７図は、従来の二次元の動き検出回路の構成を示すブ
ロック図である。第７図において、61で示す入力端子に
ディジタルテレビジョン信号が供給される。このディジ
タルテレビジョン信号は、１フレームの遅延量を有する
フレーム遅延回路62と１サンプリング周期の遅延量を有
するサンプリング遅延回路64と１ラインの遅延量を有す
るライン遅延回路66とに供給される。

63で示す減算器により、入力ディジタルテレビジョン信
号からフレーム遅延回路62の出力（前フレームの画素）
が減算され、減算器63の出力からフレーム差ΔＦが発生
する。65で示す減算器により、入力ディジタルテレビジ
ョン信号からサンプル遅延回路64の出力（前サンプルの
画素）が減算され、減算器65の出力からサンプリング差
ΔＥが発生する。67で示す減算器により、入力ディジタ
ルテレビジョン信号からライン遅延回路66の出力により
（前ラインの画素）が減算され、減算器67の出力からラ
イン差ΔＬが発生する。

フレーム差ΔＦが二つの積算回路に供給される。

一方の積算回路は、加／減算器71とレジスタ72とからな
り、加／減算器71にフレーム差ΔＦとレジスタ72の出力
とが供給される。他方の積算回路は、加／減算器81とレ
ジスタ82とからなり、加／減算器81にフレーム差ΔＦと
レジスタ82の出力とが供給される。これらの積算回路の
加／減算器71及び81にフレーム差ΔＦが供給される。

加／減算器71は、制御回路73の出力により加算又は減算
の一方の演算動作を行うようにされる。制御回路73に
は、演算回路65からサンプリング差ΔＥが供給され、こ
のサンプリング差ΔＥの符号が正の時には、加算動作を
行い、このサンプリング差ΔＥの符号が負の時には、減
算動作を行うように、制御回路73が加／減算器71を制御
する。

加／減算器81は、制御回路83の出力により加算又は減算
の一方の演算動作を行うようにされる。制御回路83に
は、減算回路67からライン差ΔＬが供給され、このライ
ン差ΔＬの符号が正の時には、加算動作を行い、このラ
イン差ΔＬの符号が負の時には、減算動作を行うよう
に、制御回路83が加／減算器81を制御する。

サンプリング差ΔＥは、変換回路74に供給され、絶対値
に変換され、積算のための加算器75の一方の入力に供給
される。加算器75の出力がレジスタ76に供給され、レジ
スタ76の出力が加算器75の他方の入力に供給され、レジ
スタ76の出力にサンプリング差ΔＥの絶対値の積算値が
取り出される。

ライン差ΔＬは、変換回路84に供給され、絶対値に変換
され、積算のための加算器85の一方の入力に供給され
る。加算器85の出力がレジスタ86に供給され、レジスタ
86の出力が加算器85の他方の入力に供給され、レジスタ
86の出力にライン差ΔＬの絶対値の積算値が取り出され
る。

前述のように、水平方向の動きv1は、フレーム差ΔＦを
動き領域で加算又は減算したものを割算器77によりサン
プリング差ΔＥの絶対値の積算値で割ることで求めら
れ、出力端子78にこの動き出力v1を得ることができる。
また、垂直方向の動きv2は、割算器87によりフレーム差
ΔＦを動き領域で加算又は減算したものをライン差ΔＬ
の絶対値の積算値で割ることで求められ、出力端子88に
この動き出力v2を得ることができる。

〔発明が解決しようとする問題点〕

上述の従来の動き検出回路は、動きが大きい場合或いは
動き物体のエッジの傾斜が急峻な場合には、動き検出の
誤差が大きくなる欠点がある。

第８図Ａは、破線で示す前フレームの位置から左方向に
実線で示す位置までの動きｖが生じた場合を示す。この
第８図Ａにおいて、現フレームのサンプリング差ΔＥが
（ΔＥ≠０）の区間では、加／減算器がフレーム差ΔＦ
の積算動作を行い（ΔＥ＝０）の区間では、加／減算器
がフレーム差ΔＦの積算動作をしないので、縦線を施し
た部分以外は、フレーム差の面積に寄与せず、動き検出
の精度の低下が生じる。特に、動き量が大きい時の検出
誤差が大きくなる。

この問題を解決するために、現フレームのサンプリング
差のみならず、前フレームのサンプリング差を使用し、
両者のOR出力で加／減算器を制御することが考えられて
いる。この方式でも、第８図Ｂに示すように、フレーム
差の面積に寄与しない部分が生じる。従って、大きな動
きの時には、実際より検出された動き量が小さめとな
る。

更に、動きが小さくても、第８図Ｃに示すように、傾き
急峻な時には、フレーム差が殆ど面積に寄与せず、誤差
が生じる。

従って、この発明の目的は、動きが大きい時や、傾きが
急峻な時でも、動き検出の精度が劣化しないようにした
テレビジョン信号の動き検出回路の提供を目的とするも
のである。

〔問題点を解決するための手段〕この発明は、ディジタルテレビジョン信号の現フレーム
及び前フレーム間の同一位置の画素の差分であるフレー
ム差ΔＦを発生する遅延及び演算手段2,3と、隣接する画素の値を減算することによって、ディジタル
テレビジョン信号の傾きΔＥ（ΔＬ）を発生する遅延及
び演算手段4,5（6,7）と、傾きΔＥ（ΔＬ）の極性に対応する極性でもってフレー
ム差ΔＦを演算すると共に、傾きΔＥ（ΔＬ）の極性の
変化が生じるまで、極性を変えずに積算を継続するよう
に、制御される積算手段11,（12）と、積算手段11,（12）の出力を傾きΔＥ（ΔＬ）の絶対値
の積算値により割算することによって動き量を出力する
手段14,（24）とからなることを特徴とするテレビジョ
ン信号の動き検出回路である。

〔作用〕

制御回路13（23）により、ディジタルテレビジョン信号
の傾きの符号の変化が生じるまで、１サンプル（１ライ
ン）前の演算状態に保持しているので、フレーム差の積
算値により動き量を算出するための面積が欠落すること
なく求まり、傾きが急峻の場合、動きが大きい場合で
も、精度よく動き検出を行うことができる。

〔実施例〕

以下、この発明の一実施例について図面を参照して説明
する。

第１図は、この発明の一実施例の構成を示すブロック図
である。第１図において、１で示す入力端子にディジタ
ルテレビジョン信号が供給される。このディジタルテレ
ビジョン信号は、１フレームの遅延量を有するフレーム
遅延回路２と１サンプリング周期の遅延量を有するサン
プリング遅延回路４と１ラインの遅延量を有するライン
遅延回路６とに供給される。

３で示す減算器により、入力ディジタルテレビジョン信
号からフレーム遅延回路２の出力（前フレームの画素）
が減算され、減算器３の出力からフレーム差ΔＦが発生
する。５で示す減算器により、入力ディジタルテレビジ
ョン信号からサンプリング遅延回路４の出力（前サンプ
ルの画素）が減算され、減算器５の出力からサンプリン
グ差ΔＥが発生する。７で示す減算器により、入力ディ
ジタルテレビジョン信号からライン遅延回路６の出力
（前ラインの画素）が減算され、減算器７の出力からラ
イン差ΔＬが発生する。

フレーム差ΔＦが二つの積算回路に供給される。一方の
積算回路は、加／減算器11とレジスタ12とからなり、加
／減算器11にフレーム差ΔＦとレジスタ12の出力とが供
給される。他方の積算回路は、加／減算器21とレジスタ
22とからなり、加／減算器21にフレーム差ΔＦとレジス
タ22の出力とが供給される。これらの積算回路の加／減
算器11及び21にフレーム差ΔＦが供給される。

加／減算器11は、制御回路13の出力端子15Cに発生する
制御信号により加算又は減算の一方の演算動作を行うよ
うにされる。即ち、制御信号がハイレベルの時は、加／
減算器11が加算動作を行い、制御信号がローレベルの時
は、加／減算器11が減算動作を行う。制御回路13の一方
の入力端子15Aには、入力端子１からディジタルテレビ
ジョン信号の現画素のデータが供給され、その他方の入
力端子15Bには、サンプル遅延回路４の出力データ（前
画素）が供給される。

加／減算器21は、制御回路23の出力端子25Cに発生する
制御信号による加算又は減算の一方の演算動作を行うよ
うにされる。即ち、制御信号がハイレベルの時は、加／
減算器21が加算動作を行い、制御信号がローレベルの時
は、加／減算器21が減算動作を行う。制御回路23の一方
の入力端子25Aには、入力端子１からディジタルテレビ
ジョン信号の現画素のデータが供給され、その他方の入
力端子25Bには、ライン遅延回路６の出力データ（前画
素）が供給される。

この制御回路13は、後述するように、サンプリング差Δ
Ｅの符号が反転するまで制御信号の状態を１サンプル前
の状態に保持する構成とされている。同様に、制御回路
23は、後述するように、ライン差ΔＬの符号が反転する
まで制御信号の状態を１ライン前の状態に保持する構成
とされている。

減算回路５から出力されるサンプリング差ΔＥは、変換
回路16に供給され、絶対値に変換され、積算のための加
算器17の一方の入力に供給される。加算器17の出力がレ
ジスタ18に供給され、レジスタ18の出力が加算器17の他
方の入力に供給され、レジスタ18の出力にサンプリング
差ΔＥの絶対値の積算値が取り出される。

減算回路７からのライン差ΔＬは、変換回路26に供給さ
れ、絶対値に変換され、積算のための加算器27の一方の
入力に供給される。加算器27の出力がレジスタ28に供給
され、レジスタ28の出力が加算器27の他方の入力に供給
され、レジスタ28の出力がライン差ΔＬの絶対値の積算
値が取り出される。

前述のように、水平方向の動きv1は、フレーム差ΔＦを
動き領域で加算又は減算したものを割算器14によりサン
プリング差ΔＥの絶対値の積算値で割ることで求めら
れ、出力端子19にこの動き出力v1を得ることができる。
また、垂直方向の動きv2は、割算器24によりフレーム差
ΔＦを動き領域で加算又は減算したものをライン差ΔＬ
の絶対値の積算値で割ることで求められ、出力端子29に
この動き出力v2を得ることができる。

第２図は、この一実施例の制御回路13の具体的構成を示
すものである。入力端子1Aからの現画素のデータ及び入
力端子15Bからの１サンプル前の画素のデータが比較回
路31の二つの入力A,Bとして供給される。比較回路31の
一方の出力Ｃは、（Ａ＞Ｂ）の時にハイレベルとなり、
その他方の出力Ｄは、（Ａ＝Ｂ）の時にハイレベルとな
るものである。

比較回路31の出力ＣがANDゲート32に供給されると共
に、比較回路31の出力Ｄがインバータ33を介してANDゲ
ート32に供給される。

このANDゲート32の出力がORゲート34に供給され、ORゲ
ート34の出力が出力端子15Cに取り出されると共に、Ｄ
フリップフロップ35に供給される。このＤフリップフロ
ップ35の出力と比較回路31の出力ＤがANDゲート37に供
給され、このANDグート37の出力がORゲート34に供給さ
れる。Ｄフリップフロップ35には、端子36からサンプリ
ングクロックが供給され、Ｄフリップフロップ35によ
り、１サンプリング周期の遅延が発生する。

尚、図示せずも、各ラインの最初の位置でＤフリップフ
ロップ35の状態を前ラインの最初の位置における状態と
同一のものに設定する構成とされる。これは、ラインの
開始位置でサンプリング差ΔＥが０のときに、加／減算
器11への制御信号をハイレベルとローレベルとの何れに
設定するか分からないので、ライン間の相関を利用して
なるべく正しい状態に設定するために必要である。

ここで、第４図に示すような、左方向の動きが発生した
時の制御回路13の動作を説明する。実線で示す現フレー
ムの傾きのうちで、サンプリング差ΔＥが正の時で且つ
フレーム差ΔＦが正の区間では、（Ａ＞Ｂ）のために、
比較回路31の出力Ｃがハイレベルとなり、その出力Ｄが
ローレベルとなる。従って、ANDゲート32の出力がハイ
レベルとなり、ORゲート34の出力もハイレベルとなる。
このORゲート34の出力（即ち制御信号）により、加／減
算器11が加算動作を行うと共に、Ｄフリップフロップの
出力Ｑがハイレベルとなる。

そして、サンプリング差ΔＥが０のなる区間（平坦部）
では、（Ａ＝Ｂ）となるため、比較回路31の出力Ｃがロ
ーレベルとなると共に、その出力Ｄがハイレベルとな
る。従って、ANDゲート32の出力がローレベルとなる
が、ANDゲート37の出力がハイレベルに保持され、制御
信号がハイレベルのままとなる。サンプリング差ΔＥが
負となり、フレーム差ΔＦが負の傾きの区間では、比較
回路31の出力Ｃ及びＤが共にローレベルとなるため、OR
ゲート34から出力される制御信号がローレベルになる。
これにより、加／減算器11が減算動作を行う状態に切り
換えられる。

第４図Ｂは、ORゲート34から出力される制御信号を示
し、第４図Ｃは、この制御信号に基づく加／減算器11の
動作を示す。制御信号がローレベルとなった後にこれが
ハイレベルのなるのは、正の傾きが生じる時である。こ
のようにして、制御回路13により第４図Ａにおいて、縦
線を施して示す面積にフレーム差ΔＦが寄与することに
なり、動き検出の精度の低下を防止できる。

また、第５図Ａに示すように、連続する２画素の値がス
テップ的に変化する結果、急峻な傾きを持ち、然も、前
フレームの位置（破線で示す）と現フレームの位置（実
線で示す）とが全く重ならない動きｖの場合でも、現フ
レームの画像の立ち上がりの所で正のサンプリング差が
得られ、その立ち上がりの所で負のサンプリング差が得
られるので、第５図Ｂに示す制御信号を発生でき、第５
図Ｃに示すように、加／減算器11の動作を制御でき、フ
レーム差を正しく加／減算できる。

第３図は、この一実施例における制御回路23の具体的構
成を示すものである。入力端子25Aからの現画素のデー
タ及び入力端子25Bからの前ラインのデータが比較回路4
1の二つの入力A,Bとして供給される。比較回路41の一方
の出力Ｃは、（Ａ＞Ｂ）の時にハイレベルとなり、その
他方の出力Ｄは、（Ａ＝Ｂ）の時にハイレベルとなるも
のである。

比較回路41の出力ＣがANDゲート42に供給されると共
に、比較回路41の出力Ｄがインバータ43を介してANDゲ
ート42に供給される。このANDゲート42の出力がORゲー
ト44に供給され、ORゲート44の出力が出力端子25Cに制
御信号として取り出されると共に、ラインメモリ45に供
給される。このラインメモリ45から出力される１ライン
前の制御信号と比較回路41の出力ＤとがANDゲート47に
供給され、このANDゲート47の出力がORゲート44に供給
される。

この制御回路23は、前述の制御回路13と同様に、傾き
（ライン差）ΔＬの符号の反転まで前回の状態に制御信
号の状態を保持し、垂直方向の動き検出の精度を向上さ
せることができる。

尚、図示せずも、制御回路23の初期状態の設定がフレー
ム間の相関を利用して行うようになされる。つまり、ラ
インメモリ45の内容が最上のラインで、前フレームの最
上ラインと同一のものにセットされる。

〔発明の効果〕

この発明によれば、大きな動きの場合或いは急峻な傾斜
を持つ物体が動く場合でも、積算したフレーム差ΔＦが
フレーム差面積に寄与できる割合が少なかったり、或い
はフレーム差面積に寄与できないといった問題点を解決
でき、動き検出を高精度になしうる。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例における水平方向の動き検出のための
制御回路のブロック図、第３図はこの発明の一実施例に
おける垂直方向の動き検出のための制御回路のブロック
図、第４図及び第５図はこの発明の一実施例の動作説明
に用いる略線図、第６図はグラジェント法による動き検
出の説明に用いる略線図、第７図は従来の動き検出回路
のブロック図、第８図は従来の動き検出回路の問題点の
説明に用いる略線図である。 1:ディジタルテレビジョン信号の入力端子、2:フレーム
遅延回路、4:サンプル遅延回路、6:ライン遅延回路、3,
5,7:減算回路、11,21:加／減算器、13,23:制御回路、1
9,29:出力端子。

Claims

【特許請求の範囲】

【請求項１】ディジタルテレビジョン信号の現フレーム
及び前フレーム間の同一位置の画素の差分であるフレー
ム差を発生する遅延及び演算手段と、隣接する画素の値を減算することによって、上記ディジ
タルテレビジョン信号の傾きを発生する遅延及び演算手
段と、傾きの極性に対応して上記フレーム差を積算すると共
に、上記傾きの極性の変化が生じるまで、極性を変えず
に積算を継続するように、制御される積算手段と、上記積算手段の出力を上記傾きの絶対値の積算値により
割算することによって動き量を出力する手段とからなる
ことを特徴とするテレビジョン信号の動き検出回路。