JPH0741726B2 - 電子プリンタ - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 本発明は一般に高速プリンタに関するものであり、更に
後述すればドット発生回路を含むドットマトリックス・
プリンタに関する。

〔従来技術〕

横方向に往復運動するプリントバーを使用しているドッ
トマトリックス・インパクトプリンタは、ホストコンピ
ュータまたはワードプロセッサから送られるデータを、
ドットの列から成る文字または図形に変換し、これを用
紙上にプリントする。上記のデータは入出力装置を介し
てプリンタに入力され、そこで制御その他のプリントさ
れない文字が取り除かれ、そしてマイクロプロセッサで
フォーマットされる。その後、ドットに変換され、そし
てドット発生論理回路と呼ばれるサブシステムにより、
正しい順序でプリント機構に入力される。ドット発生論
理の目的はアスキー（ASCII）で符号化されたデータ・
バイトをその適切なドット画像を作ると共に、このデー
タによりプリント機構を駆動するようにフォーマットす
ることである。先行技術のラインプリンタのドット発生
論理回路は、一般にプリント行にプリントされるすべて
の該当文字のバッファ記憶装置と、複雑な状態機械論理
回路と、ドット像バッファ回路と、演算回路と、プログ
ラマブル・ドット抽出論理回路と、および文字パターン
発生用ROMとから構成されている。

最も新しいドットマトリックス・インパクト・ラインプ
リンタは往復運動するプリントバーに沿ってそれぞれ2.
54mm,5.1mm,7.6mm,10.2mmまたは20.3mmの等間隔に配置
された132ヶ、66ヶ、44ヶ、33ヶ、または17ヶのプリン
ト・ハンマを備えている。前記ASCII符号の情報を正し
いドット像に変換することは、それ自身難しくはない
が、各ドットをプリント・ハンマにフォーマット化し、
順序付けすることは複雑である。ドットマトリックス・
ラインプリンタは一度に一つのドット列をプリントする
ように見えるが、横方向に往復運動するプリントバーの
ハンマ駆動回路は、陰極線管のように、単純なラスタ走
査ドット・データをひとまとめにして受け入れることが
できない。プリントバーが動作を始めると、たとえば13
2個のハンマを有するラインプリンタが一つの極限位置
から他の極限位置まで動くと、各ハンマはそれ専用の2.
54mmのプリント域を通過する。各ハンマ自身は2.54mmの
小型ラスタ走査としてプリントするが、プリントバー
は、ユニットとして見ると、132のばらばらのラスタ走
査から構成されているように見える。ドット像データは
とくにかくハンマに対してプリントバーの構造を物理的
に補償するような順序にならなければならない。このプ
リントバーが335mmの用紙を25.4mmにつき100ドットのド
ット密度でカバーする場合、プリントバーが用紙上の最
初のプリント可能位置を通過するとき同時にプリントさ
れる最初の132個のドット番号は、０、10、20、......1
310である。次に同時にプリントされる132ヶのドットは
１、11、21......1311番のものであり、以下同様に最後
の132ドットは９、19、29......1319番のものである。
明らかに、経路の指定の順序づけとはドット発生論理回
路の重要な任務である。

簡単なドットマトリックス・ラインプリンタのプリント
・ハンマの間隔は、プリント可能な水平文字密度（すな
わち文字のピッチ）の正確（すなわち容易）に計算でき
る倍数である。10ピッチの文字（25.4mmつきに10字また
は2.54mmにつき１字）の列をプリントするドット発生論
理回路は、各文字セルの幅が単独のプリントハンマの範
囲内に正確に入っているときに2.54mmの整数倍の間隔で
プリントハンマが付いているプリンタでは極めて簡単で
ある。このようなドット発生論理回路は、たとえば、プ
リントハンマの間隔が5.1mm,10.2mm、または20.3mmの場
合15ピッチの文字を、あるいはそのハンマの間隔が7.6m
m離れている場合13 1/3または16 2/3ピッチの文字をプ
リントすることもできる。すべてのハンマは同時に任意
の活性文字の同じドット行をプリントすることになるの
で、ASCIIからドットへの変換およびドット順序づけの
アルゴリズムは簡単である。プリント可能な文字はすべ
て通常８ビットを生ずるドット像ROMを通じてマップさ
れる。次に、プリントされている文字列を基にしてビッ
トの一つが抜取られ、そしてハンマ駆動論理の方へ送ら
れる。後続のプリント可能な文字はそれぞれ同様にマッ
プされ、一つのビットが抜取られてハンマ駆動論理回路
に送られる。

ドット発生へのエンハンスメントには明白なハンマ間隔
に完全に合わない密度で文字本文をプリントする必要が
ある。同時にプリントされる文字からのドットは、文字
セル内の異なる列から発生することもできる。モジュロ
演算機能が最も簡単なラインプリンタに必要な一般アク
セス論理回路を補うために付加される。そしてたとえ
ば、第１文字の第１の列、第２文字の第３の列、第３文
字の第５の列、などを処理し、同時プリントできるよう
にすることが非常に多い。

文字ピッチがプリント列内で変化する場合には更に複雑
な論理回路が必要である。この能力は高級なデータ報告
作成およびフォーマット化に、および比例的に間隔のあ
いている本文をプリントするのに使用される。プリント
列上の文字にアドレスする場合、その列には一貫したパ
ターンがないから、変化する文字幅のトラックと用紙を
横切るドット位置とを確保し、ドットを待ち、これを正
しい順序でプリント・ハンマに送るには、専用のマイク
ロプロセッサか、もっと本質的な演算論理回路を必要と
する。

〔発明の概要〕

本発明によれば、直列ロードされた2772ビットの主シフ
トレジスタと、並列ロードされた132ビットの双方向出
力シフトレジスタとから成る一つのVLSI集積回路が提供
される。好ましい実施例において、本発明を用紙送り装
置、多数のプリント・ハンマが取り付けられそして横方
向に往復運動するプリントバー、関連するハンマ駆動電
子装置、プリントバー位置エンコーダ（これについては
本出願人の出願に係る特願昭59−236585号明細書に記述
されている）、プラテン、およびプリントリボン駆動装
置を備えたマイクロプロセッサ制御ドットマトリックス
・インパクト・プリンタに関連して説明する。

一つの主シフトレジスタはプリントバーが方向を変える
非プリント時間（すなわちターンアラウンド）に完全に
ロードされる。主シフトレジスタは、プリントバーが一
度通過する間にプリント列を横切ってプリントすること
ができるドットごとに一つの記憶セルをもっている。主
シフトレジスタはその長さに沿って一様な間隔で配置さ
れた132個の出力タップを備えており、一つのタップが
プリントバーに取り付けられた各可能なプリント・ハン
マに対応する。タップの間にある記憶セルの数はプリン
トバーが完全に通過する間に、個々のプリント・ハンマ
がプリントできるドットの数を表わす。各タップは一つ
のプリント・ハンマを駆動するように配置されている。
主シフトレジスタがロードされてから、主シフトレジス
タはプリント・ハンマが発射されるごとに一度刻時さ
れ、これにより次のプリント・ハンマの発射シーケンス
のためにプリント可能なドットの集団を適切なタップに
移している。

132ビット双方向並列入力直列出力シフトレジスタがVLS
Iチップに設けられていて、必要なパッケージピンの数
を制限すると共に、プリントバーの運動の方向を補正し
ている。その各クロック時および各立上り縁で出力シフ
トレジスタは、接地真のロード有効化線路とプリントバ
ーの運動方向を表わす左右方向線路とのレベルにより、
シフトするかロードするかを実行する。132ビット出力
シフトレジスタへの並列入力は、主シフトレジスタから
の132出力タップの出力である。

代わりの実施例では直列ロードされた双方向2772ビット
主シフトレジスタを使用している。双方向主シフトレジ
スタは、これがいずれの方向にもシフトできることを除
いて単方向主シフトレジスタと同じである。132ビット
双方向並列入力直列出力シフトレジスタはパッケージ・
ピンの数を制限するのに使用される。

ドット発生論理サブシステムは2772ビット主シフトレジ
スタ、132ビット出力シフトレジスタ、文字セットROM、
ホストプリンタ・マイクロプロセッサ・インターフェー
ス、および必要な制御論理を具体化する簡単な状態機械
を備えている。状態機械とドット発生論理の処理論理回
路とは、ドット・プロセッサ・チップと呼ばれるセミカ
スタムのCMOSゲートアレーに含まれている。ドット・プ
ロセッサ・チップの役割は、2772ビット主シフトレジス
タにプリントバーが次に通過する間に用紙上にプリント
すべきデータの正確な像をロードすることである。

本発明は先行技術に比べていくつかの利点を備えてい
る。2772ビット主シフトレジスタをロードするに必要な
状態機械の制御と論理とは最も簡単なラインプリンタに
必要なものほど複雑でない。文字セルのドット像データ
は書式化しなおす必要なく直接レジスタにロードされ
る。

正しい順序でドットをスクランブルし、順序づけること
およびプリント・ハンマに入力すべきオリエンテーショ
ンは、レジスタに沿ってタップを物理的幾何学的に配置
することにより行われ、これにより計算時間が最小限に
なる。更に文字セットのピッチを混ぜ合わせたり、間隔
を比例的にしたりするような最も進んだ特徴は設計に際
して明瞭になる。

上に述べた先行技術のドット発生論理装置では、符号化
されたASCIIからドットへの変換が非能率である。プリ
ントすべき文字セルが異常に大きくないかぎり、各文字
からの多くとも一つのドットだけが一定のプリントバー
の位置でハンマによりプリントされることになる。文字
ドット像記憶装置は通常バイト幅のROMであり、したが
ってアクセスあたり８ビットを生ずる。プリントすべき
ドット像の列に対してバッファ機能を備えていないドッ
ト発生論理は、プリントすべき文字ごとに最大８回同じ
ROMアドレスにアクセスし、プリント・ハンマが連続し
て発射されるとき一度に１ビットを抜き取る。このこと
は高速あるいは高ドット密度のラインプリンタの性能を
制限することになる。ドットの行全体を保持する像バッ
ファが付加されて、ROMへの各アクセスから生ずる有用
な８ヶのビットをすべ記憶できるようにすることが行わ
れることもある。ドット像バッファはドット発生論理に
専用のマイクロプロセッサが使用されるときに絶対必要
なものである。何故ならマイクロプロセッサはアルゴリ
ズム状態機械よりはるかに遅いからである。しかしなが
ら、バッファは一般に４または８ビットの幅の標準RAM
の周りに設計され、プリントバー上のプリント・ハンマ
の数も隣接ハンマ間のドットの数も共に２の指数（すな
わち２、４、８、16など）とはならない。更に、文字セ
ルの幅（ドットで）とプリンタ固有の水平方向ドット密
度とは２の指数となることは稀である。このことから標
準RAM部品には、演算アドレッシングと非常に複雑な単
一ビット抜取論理とが必要となり、管理に非常な注意を
払わなければならない。

本発明ではドット像ROMに二重アクセスをすることはな
い。主シフトレジスタはプリントバーの幾何学を正確に
補足する理想的且つ完全なラインバッファとして働く。
標準RAM要素がシフトレジスタをエミュレートするのに
使用される場合のような演算論理は必要でない。

或る先行技術の設計のように、プリント・ハンマの発射
信号によりホスト・マイクロプロセッサとドット発生論
理との間の割込み、相互作用、および情報交換が引き起
される。本発明では、一旦主シフトレジスタが一杯にな
り、そしてプリントバーのターンアラウンド期間が終了
すると、プリントバー位置エンコードからのプリント・
ハンマ発射信号が主シフトレジスタと出力シフトレジス
タの双方を完全に制御する。ホスト・マイクロプロセッ
サとの頻繁なあるいは規則的な相互作用は必要でない。
このため同じプリンタの性能を達成するためのマイクロ
プロセッサ装置は低価格となる。

今までタップ付の大型シフトレジスタを製造業者から手
に入れることは一般にできなかった。利用でき且つ経済
的の大型レジスタ（51から2048ビット）は、直列入力と
直列出力のものである。本発明をエミュレートするため
に構成されたバイポーラ・シフトレジスタは、利用でき
るバイポーラ部品が最大で８から16ビットであり、した
がって８ビットのバイポーラ部品が350ヶ必要になるか
ら、ひどく高価な解決法となる。

好ましい実施例において、本発明は最大分解能が25.4mm
あたり210ドットで、一行の長さを335.3mmまでプリント
するドットマトリックス・インパクトプリンタに利用さ
れている。132、66、または33ヶのプリント・ハンマを
備えたプリントバーは主シフトレジスタと容易に適合で
きる。本発明は特定のものに限って説明してあり、しか
もその好ましい実施例を引用して示してあるが、当業者
には本発明の精神および範囲を逸脱することなく形式お
よび内容をいろいろに変化できることは理解できるであ
ろう。以下図面を用いて本発明を詳述する。

〔実施例の説明〕

第１図は本発明の実施例によりドットマトリックス・イ
ンパクトプリンタを示す一部断面斜視図であり、 第２図は第１図に示したプリンタの一般化した電気的ブ
ロック図である。

第１図における動作の基本は、電磁石で片持梁式の鋼製
のタイン（プリント・ハンマ）を付勢したり解除したり
することである。プリント・ハンマの先端は印刷用紙か
ら小さな永久磁石で引離される。ドットをプリントする
には、電磁石を永久磁石の補助磁界に打勝って付勢し、
ハンマを解放（すなわち発射）する。解放されると、ハ
ンマは前方に飛び出し、その先端付近に溶接された燒入
鋼のスタイラスがプリント・リボンを用紙およびプラテ
ンに密着させ、これによりドットをプリントする。電磁
石が消勢し、そしてプリント・ハンマが用紙およびプラ
テンからはね返るとき、永久磁石はプリント・ハンマを
再び捕える。完全な文字を印刷するには、ハンマとその
磁石とは横に多数のドット位置まで移動し、その文字が
必要な位置に、そしてドットマトリックスの特定のドッ
ト列にドットをプリントする。それから印刷用紙は１ド
ット列に必要な距離だけ前進し、ハンマとその磁石とは
方向を反転し、その文字に必要な次の列のドットがプリ
ントされる。すなわち、プリンタは、プリントバー５を
支えるシャーシ１と、一般に用紙移動トラクタ４を駆動
するステップ電動機２から成る印刷用紙歩進装置と、か
ら構成されている。すべてのプリント・ハンマ（図示せ
ず）とその関連の磁石（図示せず）とは、プリントバー
５に沿って「ハンマ群」に直線状に装着されている。印
刷用紙（図示せず）はハンマ群とプラテン６との間の経
路に沿って一度に１ドット列歩進する。プリント・リボ
ン（図示せず）は印刷用紙とプリントバー５との間に配
設される。リボン電動機組立体３はハンマ群とプラテン
６とで規定されるプリント・ステーションを通過するリ
ボンを引張ってプリントに必要なインクを供給すると共
に、リボンがたやすく磨耗するようにする。

プリントバー５は２組の剛く曲がりやすいばね（図示せ
ず）でプリンタ・シャーシ１に取付けられているが、こ
れによりプリントバー５は横方向（ハンマ群を通過する
用紙前進の方向を横切る）にだけ運動することができ
る。電動機（図示せず）はプリントバーおよびその取付
ばねを複合固有振動数またはその近くの振動数で駆動す
る。移動プリントバー５の左端に取付けられた直線位置
エンコーダ８は、移動プリントバー５の位置表示信号を
発生する。

第１図に示すドットマトリックス・インパクトプリンタ
は中心間隔10.2mmで33本のプリント・ハンマを備えてい
る。他の実施例では中心間隔2.54mmの132本のプリント
・ハンマを備えている。プリントすべき情報により、任
意の組合せのハンマを同時に発射することができる。印
刷用紙はステップ電動機によりプリンタを介して一度に
１ドット列だけ飛び飛びに引張られる。用紙が前進する
とプリントバー５は方向を反転して用紙を横切り移動
し、そして特定のドット列に必要なすべてのドットをプ
リントする。ターンアラウンド時間とはプリントバー５
を一方向に瞬間的に零速度にまで減速し、そして他の方
向に所要速度にまで加速するのに必要なむだ時間であ
る。ターンアラウンド時間中にはプリント・ハンマは発
射されない。

次に第２図における入出力装置22はホストコンピュータ
装置と交信するもので、これは第１図の入出力印刷回路
組立体11に入っている。マイクロプロセッサ24とドット
発生論理回路（DGL）26とは第１図の制御基板組立体９
に搭載されている。第１図の図表用印刷回路組立体10
は、ホストコンピュータ装置が図表用データをドット像
形式でなくベクトル形式で供給する場合に必要なオプシ
ョンである。また、制御基板組立体９は16Kバイトまた
は32KバイトのROMまたはEROMを組合せて実現される64K
バイト以上のアクセス可能なROMを搭載することができ
る。

前記マイクロプロセッサ24は制御用その他のプリントで
きない文字の入力データを選り分け、そしてドット発生
論理回路26（Z80の名称でザイログ社が製造しているマ
イクロプロセッサをこの目的に使用することができる）
用にデータをフォーマット化する。マイクロプロセッサ
24は各ドット列にモード１、モード２およびコマンドと
呼ばれる三つのバイトを供給してドット発生論理回路26
のプログラムを作る。データはテキストが処理中である
場合２バイトに、そして図表が文字像について処理され
ている場合は１バイトにそれぞれフォーマット化され
る。処理すべきデータは２ポートの2Kバイトのバッファ
RAMに記憶される。

ドット発生論理回路（以下DGLという）26の機能は、マ
イクロプロセッサ24からのフォーマット化されたデータ
バイトをその適切な絵画用ドット像にマップし、その情
報をプリント・ハンマ発射用回路30に正しく伝えること
である。DGL26はドット・プロセッサ・チップ、2772ビ
ット動的主シフトレジスタと132ビット動的出力シフト
レジスタ、文字セットROM、およびマイクロプロセッサ
・インターフェースを備えている。

プリントバー位置エンコーダ28は、第１図に示すように
プリントバー５の一端に取付けられた直線容量性エンコ
ーダ８と、関連回路およびエンコーダ印刷回路組立体７
（第１図）に含まれているサブシステムとから構成され
ている。位置エンコーダ28の機能は、プリント・ハンマ
発射信号を発生すること、あるいはDGL26およびプリン
ト・ハンマ発射回路30をストローブすることである。位
置エンコーダ28はまたプリントバーの運動方向およびタ
ーンアラウンドまたはプリントバーの運動方向の変化を
表わす信号をも発生する。

DGLの背後にある設計論理は、プリントバーが方向を変
えている非プリント時間の間、（すなわちターンアラウ
ンド）完全に単一の長いシフトレジスタにロードするこ
とができるという事実を利用している。この長いシフト
レジスタは、プリントバーが１回通過する間にプリント
列を横切って配置することができる各ドットに対して一
つの記憶セルを備えている。主シフトレジスタはその長
さに沿って一様な間隔で、プリンタのハンマごとに一つ
のタップを備えている。したがって、タップ間の記憶セ
ルの数は、単純に一回の通過でハンマが到達し印刷でき
るドットの数となる。主シフトレジスタが一杯になる
と、主レジスタはハンマが発射されるごとに１回クロッ
クされ、次にプリント可能なドットの組を次のハンマ発
射シーケンスを見越してタップの下にもって来る。この
シフトレジスタに加えて、状態機能、処理論理回路、お
よび文字セット・ドット像ROMが必要である。

次に前記DGL26の詳細な論理概要を第5A図および第5B図
により説明する。まず、状態機械とDGLの処理論理回路
とは、ドット・プロセッサ・チップ117（DPC）と呼ばれ
るセミカスタムのCMOSゲートアレーから構成されてお
り、そして主シフトレジスタと出力シフトレジスタとは
NMOSカスタムのVLSI要素131から構成されている。６ヶ
の文字パターン発生用ROM91、93、95、97、99、および1
01とマイクロプロセッサおよびDGLからアクセスできるR
OMと２ポート2KバイトのバッファRAM115とを支援するに
必要なラッチと選択論理とはDGLから構成されている。

処理すべきデータは２ポート2KバイトのバッファRAM115
に記憶される。RAM115は四つの明確な512バイトのバッ
ファにそれぞれ分割されて、複数線路のバッファ作用が
できるようになっている。全速プリントを確実に行うに
は二重バッファを推奨する。一つのバッファはDGLが処
理し、そしてマイクロプロセッサが他方を組み立てる。
残り二つのバッファは、テキストあるいは図表を重ね打
ちするというような他の用途に保留しておくことができ
る。ただし、DGLはプリントバーの１パスあたり一つの
バッファをドット像ビットに変換するだけである。

マイクロプロセッサは特定のデータ構造を守らなければ
ならない。各バッファRAM115の区画は「テキスト」か図
表情報のいずれかを保持することができる。「テキス
ト」は「文字パターン発生用ROM」91〜101を通じてマッ
プしなければならないデータとして定義される。このよ
うなROMは普通共通の英数字データを含んでいるが、バ
ーコード記号あるいはライン引き要素を備えることもで
きる。図表は既にドット像の形になっていて文字パター
ン発生用ROMを介してマップする必要のないデータとし
て定義される。

次に第３図は512バイトRAMのデータ・バイトの配列を示
す図、第4A図および第4B図は第３図に示すRAMに記憶さ
れているデータ・バイト内のデータ・ビットの配列を示
す図である。これらの図を参照すると、テキストが２バ
イトのフォーマットで記憶されている。バイト「０」43
は文字用の７ビットのASCIIコード42と自動アンダーラ
イン・ビット41とから成っている。自動アンダーライン
・ビットは文字にアンダーラインを施す場合にセットさ
れる。バイト「１」46は文字セット番号44と文字用のコ
ード化されたドット幅45とから成っている。４ビット幅
のコード45は０からＦまでの任意の数（16進数）とする
ことができる。DGLは内部でコード化された幅に８を加
えて、文字セル用に実際のドット幅を発生する。ここ
で、０（16進数）のコード化された幅はDGLで実際の幅
が８（10進数）と解釈され、Ｆ（16進数）のコード化さ
れた幅はDGLで実際の幅が23（10進数）と解釈される。

任意の四つのバッファ33の中で、アドレス０（36）から
219（10進数）（35）までは、処理すべきテキストのバ
イト「０」を保持する。アドレス255（37）から475（10
進数）までは、処理すべきテキストのバイト「１」を保
持する。記憶装置の場所220〜225（10進数）と476から5
11（10進数）（34）までとはアクセスされない。最大22
0字を一行にプリントすることができる。16.7ピッチの
文字が335.3mmにプリントされるときが限界となる。ペ
ージの最左端の文字のアドレスは０（36）と256（37）
でなければならず、そして文字の順序は左から右へと進
み、そしてRAMでは上に向かうことになる。一行に220字
より少なくプリントするときは、ASCIIの空白が最後に
プリント可能な文字から上に向かってアドレス219と475
との限界までバッファを埋めなければならない。

図表データは文字セットROMを介してマップする必要が
ないから、アドレス255（37）から486（10進数）まで単
一バイトのフォーマットで記憶される。図表モードでは
一行に最大231バイトを置くことができる。25.4mmにつ
き140ドットの密度で図表をプリントするとき限界とな
る。ページの最左端のドットはアドレス255（10進数）
（37）のバイトの最上位ビット48に置かなければならな
い。

マイクロプロセッサはモード１、モード２、およびコマ
ンドと呼ばれる三つの主要バイトを使用してDGLをプロ
グラムするが、これらはプリントバーがその方向反転期
間（すなわちターンアラウンド）を開始した直後にDGL
に続いて通過する。DGLがコマンドバイトを受け取ると
じっさいのデータ処理シーケンスが始まり、したがっ
て、コマンドバイトは常にモードバイトに追随する。コ
マンドバイトは７つの使用可能なビットから構成されて
いる。モード１のバイトは次のような６つの使用可能な
ビットを含んでいる。

ビット７、６−これらのビットはDGLがプリントバーが
次に通過するとき処理するように支持されている2Kバイ
トのバッファRAM内の区画を規定する。

ビット３〜０−ドット列:DGLがテキストを処理している
とき、これはプリントバーが次に通過したときどの文字
ドット列を処理すべきかを規定する。

好ましい実施例において、132タップと2.54mmの整数倍
の間隔で配列されているプリント・ハンマとを有する27
72ビット主シフトレジスタ25.4mmにつき210ドットの水
平ドット密度を維持できる。25.4mmにつき210ドット未
満のドット密度にしたい用途に適応させるために、ドッ
ト・プロセッサ・チップに可変ドット格子機能が付加さ
れている。この機能によりプログラム制御下にある同じ
プリンタを、行を接して、10の倍数の任意のドット密度
（たとえば、25.4mmにつき70ドット）で動作させること
ができる。25.4mmに210ドット未満のドット密度がほし
い場合には、モード２のバイトはハンマによりプリント
可能な個数の補数の１を含んでいる。

モード２の値を有する可変格子カウンタは、プログラム
された数のプリント可能ドットが主シフトレジスタ内に
通過したあとドット・プロセッサ・チップの簡潔な直列
埋込アルゴリズムを中断する。その後で０ビットを急速
に注入して主シフトレジスタを埋める。０ビットの数は
単純にモード２の値と25.4mmあたり210ボットにおける
使用可能ハンマあたりの数との差である。たとえば、2
5.4mm格子につきプログラム可能なドットが100ある132
ハンマのプリンタを考えよう。プリント可能な10ドット
が主シフトレジスタを通過するごとに、11ヶの０ビット
が追随し、プリント可能なビットを21ビット（プリント
した場合2.54mm）のタップ間境界に再同期させる。次に
25.4mm格子あたり70ビットの33ハンマのプリンタを考え
よう。28ヶのプリント可能なドットが主シフトレジスタ
を通過するごとに、56ヶのダミー・ビットが追随し、プ
リント可能なドットを84ビット（プリントしたとき10.2
mm）のタップ間境界に再同期させる。この埋込みプロセ
スにより主シフトレジスタの埋込みが完了したとき有効
なプリント可能なビットが主シフトレジスタのタップの
直下に来ることになる。

前記第5A図と第5B図とを再度参照するに、バッファRAM1
15に対するアドレスと制御線とは、どの装置がアクセス
権を持っているかにしたがって多重化される。DGLは活
動的にアクセスしているデータであるとき排他的にアク
セスを行う。その他の時間にはすべてマイクロプロセッ
サが制御する。RAM115のデータの順序はプリントしたペ
ージ上の一定の像配列を意味しているから、DGLは常に
割当てられたRAM115に逐次アクセスする。８ビットのカ
ウンタ125と127とは連続的にアドレスを供給する。カウ
ンタは増えたり減ったりすると共に、幾つかの異なる初
期値をロードすることができる。プリントバーが右から
左の方向に動いている場合、カウンタの計数は減る。初
期値はマイクロプロセッサから供給されるコマンドバイ
トからの入力ライトとTEXTおよびドット・プロセッサ・
チップ117からの/IDLE入力により支持される単一マルチ
プレクサ回路129とから発生する。バッファRAM115内の
どの記憶場所（MB0,MB1）をDGLで処理すべきかを選択す
ると、二つの上部バッファRAMアドレス・ビットを発生
する。ドット・プロセッサ・チップ117からの/STORO信
号は、各512バイトのブロックを256ヶの２バイトの記述
項に分割するのに使用される。ドット・プロセッサ・チ
ップ117は文字セット使用不能化（CDDIS）信号を発し、
そしてバッファRAM115または文字セットROM91、93、9
5、97、99および101のドット像記憶装置を読取っている
間にデータ・バス133に切り換える。

各文字セットROM91〜101は16Kバイトとして配列された
標準の12KビットのROMまたはEROMである。残りの４つの
文字セットROM95、97、99、および101は標準密度の文字
セットの２倍ものドット列を持っている高密度文字セッ
トを保持する。４ヶの12素子の標準密度または２ヶの12
8素子の高密度文字セットを、一つの128KビットのROMに
収容することができる。

ラッチ回路107は処理されているテキスト要素のバイト
「１」からの文字セット数を保持している。デコーダ11
3とORゲート135とは簡単なデコーダを形成して、固有の
文字セットROMにアクセスできるようにする。ラッチ105
は処理されている特定の文字の７ビットのASCIIコード
を保持している。

ラッチ103はマイクロプロセッサからのモード１のバイ
トを保持する。上位の２ビットはドット・プロセッサ・
チップにプリントバーの通過に際して、どのバッファRA
M115の区画にアクセスするべきかを支持する。下位の４
ビットは文字セルのどのドット列（列０から８まで）を
処理すべきかを支持する。各セルの各列は23ビットの幅
までにすることができるから、ドット列を満たすには３
バイトが必要である。この３バイトはドット列数に３を
掛け（加算器109による）、そしてドット・プロセッサ
・チップからの２ビットのバイト選択コードを加えて、
下位の５アドレス・ビットを文字セットROMに発生して
アドレスすることができる。

今度は前記第5B図に示した主シフトレジスタと出力シフ
トレジスタとを示すブロック図、および第６図を参照す
ると、NMOSのカスタムVLSIチップ（第5B図の131）は直
列入力並列出力主動的シフトレジスタ61と双方向並列負
荷直列出力動的シフトレジスタ63とから構成されてい
る。物理的に主シフトレジスタに沿って配置された並列
出力のタップによって各出力タップ間に同時に記憶セル
の直列出力を得ることができる。第１図に示したドット
マトリックス・インパクトプリンタは25.4mmあたり210
ドットの分解能を持っており幅335.3mmの紙葉にプリン
トすることができる。主シフトレジスタは各ドット位置
（すなわち2772ビット）ごとに一つの記憶セルあるいは
論理ゲートを備えており、そして21ビットごとに一つ配
置されている132出力のタップ64、55、66を備えてい
る。132出力タップのそれぞれは、結局プリント・ハン
マに接続される。各出力タップ間のビットの数は、各個
別のプリント・ハンマがプリントバーの１回の通過でプ
リントできるドットの数である。主シフトレジスタは、
自己更新することができると共に、自走クロック入力72
と接地真のシフト有効化入力73とで制御される。並列出
力タップは個々のプリント・ハンマ駆動回路に直列接続
することができるし、あるいは双方向出力シフトレジス
タに直接並列ロードすることもできる。

132ビットの双方向の並直列変換出力シフトレジスタ63
は、パッケージピンの数を制限し、そしてプリントバー
の運動の方向を補正するためにチップ上に搭載されてい
る。出力シフトレジスタ63は自由運転クロックと接地真
ロード有効化線路とで制御される。クロックの各立上が
り縁で出力レジスタ63は、接地真ロード有効化信号およ
び左右方向線路70のレベルによりシフトするかロードす
るかする。並列入力は主シフトレジスタ61からの132タ
ップ64、65、66の出力である。

好ましい実施例は位置方向2772ビット主シフトレジスタ
と双方向132ビット出力シフトレジスタとを利用してい
る。他の実施例は双方向2772ビット主シフトレジスタを
利用している。単方向主シフトレジスタの場合のよう
に、双方向主シフトレジスタで出力タップの下のドット
データは、プリント・ハンマ回路に直接接続することで
きるし、あるいは出力タップはパッケージピンの数を制
限するために出力シフトレジスタに並列ロードすること
もできる。

実際の動作では、2772ビット主シフトレジスタ61は、プ
リントバーのターンアラウンド中にプリントすべきドッ
ト列のビット像をロードする。プリントバー位置エンコ
ーダ28（第２図）から発生した信号は、プリント動作中
VLSIチップ131を制御する。主要制御信号はプリントバ
ーが次の後続ドット位置に達したこと、およびプリント
・ハンマを再度発射すべきことを示すプリント信号であ
る。プリント・ハンマが発射されるごとに、出力シフト
レジスタ63は、主シフトレジスタ61から並列ロードさ
れ、次いで主シフトレジスタが一回クロックされる。プ
リント・ストロープ後出力シフトレジスタ63への次の13
2クロックで接地真ロード有効化線路信号に高レベルが
発生する。これにより出力シフトレジスタの内容がハン
マ駆動シフトレジスタ30（第２図）に迅速に移ることが
できる。これらのビットは次のハンマ発射ストローブの
間にプリントすべき実際のドットを表わしている。132
クロック後、接地真ロード有効化信号はその通常最低状
態に戻り、そして次のプリント・ストローブまで出力シ
フトレジスタに引続きロードする。プリンタのプリント
・ハンマが、132より少ない場合には、外部の４分割回
路（ドット・プロセッサ・チップに含まれている）が４
ビットごとに外部の33ビットのハンマ駆動シフトレジス
タにロードされる。これは2772ビット主シフトレジスタ
を有効にプログラムして、33タップに33ビット出力シフ
トレジスタをもたせることになる。主シフトレジスタに
沿う有効タップは各84ビットであるように見える。VLSI
チップ131は主シフトレジスタ61を1680ビットに有効に
短縮し、そして出力シフトレジスタ63を80ビットに有効
に短縮する交番出力タップを使用して、80字プリンタに
適応できる。

次に第７図は単独の文字セルとその文字セル内の個々の
ドット列とを示す図、および第８図は第７図に示す文字
セルの個々のドット列を規定するバイト中の文字セット
MOMデータ・ビットの配列を示す図である。両図を参照
すると、ドット・プロセッサ・チップは文字の幅に関し
て厳しい制限をもっている。各文字セル76は多くとも23
ビットの幅とすることができ、したがってドット・プロ
セッサ・チップは多くとも23ビットを処理することがで
きる。したがって、個々のドット列78に対するドット像
を保持するには、文字セットROM81に３バイト84、85、8
6が必要である。バイト０（84）の最下位ビット82はド
ット列78の最右端ドット位置を表わし、そしてドット列
78の最左端ドット位置は、文字セルの幅により、バイト
１かバイト２のいずれかに含まれる。

次に、第9A図〜第9C図に示した文字列における各シフト
レジスタのローディングを示す説明図、及び第６図、第
８図の各図を参照して説明する。ドット・プロセッサ・
チップの機能は、主シフトレジスタ61にプリントバーの
次の通過の間に、そのページにプリントすべきデータの
正確な像をロードすることである。第9A図に示す文字の
列の一部を考えよう。図示した各文字は（第７図に示す
ように）文字セルから構成されており、文字セルの幅は
最大で23ビットである−すなわち各ドット列には23ドッ
トまで入ることができる。添字ＬとＲとは各文字セルの
各ドット列のそれぞれ最左側および最右側のビットを表
わしている。プリントバーが次のドット列を右から左へ
プリントしている場合に、ビットは最右から最左まで第
9B図に示す順序で、主シフトレジスタ61、出力シフトレ
ジスタ63およびプリント・ハンマ駆動シフトレジスタ88
にロードされることになる。プリントバーが左から右に
プリントする場合に、シフトレジスタは第9C図に示すよ
うにロードされる。

双方向主シフトレジスタを使用する場合には、プリント
バーが次のドット列を右から左へプリントしていると
き、上記の単方向主シフトレジスタがロードされるのと
同じ順序で常に直列にロードされることになる。プリン
トバーが左から右へプリントするときは、反対の方向に
ロードされることになる。双方向主シフトレジスタはプ
リント・ハンマ発射ストローブを受け取るごとに、１回
単方向主シフトレジスタと同じ方向にシフトする。双方
向シフトレジスタは、プリントバーがその次の通過でプ
リントする方向如何に無関係に同じ埋込アルゴリズムを
使用する。このため主シフトレジスタの埋込アルゴリズ
ムが簡単になる（第10図の流れ図を参照）。

好ましい実施例において、文字テキストについてドット
・プロセッサ・チップを使用する一般処理アルゴリズム
は、次のように要約することができる。すなわち、 右から左にプリントするプリントバー： 主シフトレジスタにおける内容の０をロードすることに
よりクリアする。外部バッファRAM115（第5B図）内の文
字に219（第３図の35）から０（第３図の36）までにア
ドレスする。特定のドット列に対してバイト０、バイト
１、バイト２（第８図84、85、86）の順に、文字セット
ROM（第４図81）のドット像（第８図84、85、86）にア
クセスし、そして各文字セル列のはじめの最下位ビット
にシフトする。最後の文字RAM115（第5B図）のアドレス
０（第３図36）が完全に処理されるまですべての文字に
対して続ける。

左から右にプリントするプリントバー： 主シフトレジスタにおける内容の０をロードすることに
よりクリアする。次いでダミーの１ビットを主シフトレ
ジスタ61に挿入する。ダミーの１ビットは停止フラグと
して働く。外部バッファRAM115（第5B図）の文字にアド
レス０（第３図の36）から上に向かってアドレスする。
特定のドット列に対してバイト２、バイト１、バイト０
（第８図84、85、86）の順に、文字セットROM（第８図8
1）内のドット像バイト（第８図84、85、86）にアクセ
スし、そして各文字セル列のはじめの最上位ビットにシ
フトする。一つのフラグ停止ビットが主シフトレジスタ
61の外にロックされるまで可能なすべての文字に対して
続ける。

ドット・プロセッサ・チップの流れ図を第10図に示す。
次に第10図を参照して、標準基本格子を用いるテキスト
の場合にドット・プロセッサ・チップが行う処理は次の
とおりである。すなわち、 アイドル状態（202）はドット・プロセッサ・チップ
（以下DPCという）に対する主要非処理状態である。こ
の時間中は外部バッファRAM115（第5B図）のカウンタに
連続的に或る数がロードされる。

行にプリントすべきドット像をロードする前に主シフト
レジスタは、以前のプリントパスからのすべての残留ビ
ットを完全に追い出さなけさばならない。DPCがマイク
ロプロセッサからのコマンドバイトを検出すると、DPC
は主シフトレジスタにクリア・ルーチンを入れる（20
4）。外部バッファRAMのカウンタはループカウンタとし
て働き、そしてアイドル状態（202）でカウンタにロー
ドされる数は、主シフトレジスタの2772ビットすべてが
確実にクリアされるに十分なほど大きい。主シフトレジ
スタ・クリアルーチンは、外部バッファRAMカウンタか
ら主シフトレジスタに０がロードされてしまったことを
示す終端カウント、MAX、を受取ると完成する。プリン
トバーが左から右の方向にプリントするとき、クリアル
ーチンが完了すると、主シフトレジスタに１フラグ停止
ビットがロードされる。

コマンドバイトに含まれているTEXTビットが真である場
合には（208）、文字テキスト（210）に対する処理状態
が入られる。その下位４ビットに符号化された文字幅を
保持しているバイト「１」は外部バッファRAM115（第5B
図）から読出され、そしてDGLバス133（第5B図）に置か
れる。符号化された幅はDPCの内部にラッチされるが、
文字セット数はラッチ107（第5A図）に保持される。文
字コード（普通はASCII）とアンダーライン・ビットと
を保持しているバイト「０」は、外部バッファRAM115
（第5B図）から読出され、そしてDGLバス133（第5B図）
に置かれる。アンダーライン・ビットはDPCの内部にラ
ッチされるが、７ビットの文字コードはラッチ105（第5
A図）に保持される。複合された文字セルの幅は二つの
内部７ビットカウンタR0とR1とにロードされる。

カウンタR0は常に処理中の文字の実行カウントとして使
用される。カウンタR0には７ビットのドット幅がロード
されカウント数が減じてゆく。R0が０になると文字は完
全に処理される。カウンタR1は特定の文字セル列に対す
る文字セットROM中にビット位置指標として使用され
る。R0はプリントバーが右から左の方向へプリントする
とき０から増す方向にカウントし、そしてプリントカバ
ーが左から右の方向にプリントする場合幅から０に向か
ってカウント減少する（216）。R1は上に向かってカウ
ントする準備に０にクリアされる。（216）。

文字セットROMアクセス・ルーチン（218）は文字セット
ROMから適正なビットを抜取り、そしてこれを主シフト
レジスタにロードする。同時に、カウンタR0を減少し、
カウンタR1はプリントバーの方向により増加または減少
する。このルーチンはR0（228）の文字セルが０に到達
することにより完了したことを示すまで繰返される。こ
れに対する一つの例外は、一つのフラグ停止ビットが現
れるとき（220）で、これが現れると処理が中断する。

カウンタR0における処理中の文字セルが０に到達するこ
とにより完了したことを示すと、外部バッファRAMカウ
ンタは（この場合もプリントバーの方向により）上また
は下にクロックされる。これがその行の最後の文字であ
る場合に、外部バッファRAMカウンタは終端カウント（M
AX）（232）を示し、そのときの制御はアイドル状態（2
02）に戻るが、そうでない場合はTEXTビット（208）を
読むことにより、次の文字の処理が始まる。

図表データは、文字セットROMのマッピングが起らない
以外は文字テキストと同様に処理される。コマンドバイ
トに含まれているTEXTビットが偽（208）である場合に
は、内部カウンタR0とR1にに共に常数８がロードされる
（212）。R1はプリントバーの運動の方向により８にと
どまるか７に減少するかする（214）。プリントバーが
右から左へプリントするときは、R1の最下位ビットは00
0から111までカウント増加し（218）、外部バッファRAM
（第5B図の115）のバイト「１」から図表ビットを抜出
し、これを主シフトレジスタにこの順序でロードする。
プリントバーが左から右にプリントする場合は、R1内の
最下位の３ビットが111から000までカウント減し（21
8）、そして図表ビットを抜取りこれを主シフトレジス
タにこの順序でロードする。R0は０までカウント減し、
プログラム・カウンタとして働く。

可変格子論理回路に関しては通常の文字処理アルゴリズ
ムからはずれている。可変格子論理は一般に使用不能と
されるが、モード２バイトを適正にプログラムし、そし
てコマンドバイトに適切なピットをセットすれば、マイ
クロプロセッサで使用可能とされる。標準格子は主シフ
トレジスタ内の各使用可能出力タップ間のビット数に正
確に対応するドット格子である。第１図に示すプリンタ
の場合、各出力タップ間に84ビットがあり、プリント・
ハンマは10.2mmにわたりプリントして、25.4mmあたり21
0ドットの標準格子を形成する。可変格子は主シフトレ
ジスタが設計されたものよりも数ビット少なくなければ
ならない。25.4mmあたり210ドットより少ないドット密
度がほしい場合に、モード２バイトはハンマでプリント
できるドット個数の補数の１を含むことになる。主シフ
トレジスタ内のタップと、望みの格子書式に合致するに
必要なタップと、のあいだビットの差にダミーの０ビッ
トを埋め尽して、連続性と主シフトレジスタとの適格な
整合を保たなければならない。コマンドバイト内の可変
格子ビットが真の場合は、可変格子カウンタにハンマで
プリントできるドット数をモード２バイトで表わしてロ
ードされる。文字セットROMアクセス・ルーチン（218）
が個々のビットを主シフトレジスタにロードするとき、
可変格子カウンタはビットがロードされるごとに１だけ
減少する。可変格子カウンタが０に達すると（222）、
文字セットROMアクセス・ルーチン（218）が中断し、そ
してダミーの０ビットが主シフトレジスタにロードされ
（224）て、プログラムした可変格子と標準格子との差
を計算する。適格な数の０ビットがロードされたら、可
変格子カウンタはモード２バイトにより数字セットが再
ロードされ、文字セットROMアクセス・ルーチンに再び
入る。

次に前記第６図、第9B図、および第9C図を参照すると、
主シフトレジスタ61内の132タップ64、65、66は132ビッ
ト双方向出力シフトレジスタ63を並列ロードする。出力
シフトレジスタの内容は外部プリント・ハンマ駆動シフ
トレジスタ88に伝えられなければならない。ハンマ駆動
シフトレジスタ88はプリンタが使用する各プリント・ハ
ンマに対して１ビットづつを備えている。132ハンマの
プリンタに対してだけ132出力シフトレジスタ・ビット
全部をハンマ駆動シフトレジスタに伝える。プリント信
号の直後に出る132のクロックは、常に132の出力シフト
レジスタ・ビットを発生し、そしてこれはハンマ駆動シ
フトレジスタ88に送られる。ドット・プロセッサ・チッ
プに内蔵された分割回路は、132クロックパルスの予め
定めたパルスがハンマ駆動シフトレジスタのクロック入
力に到達しないように覆い隠す。33ビットのハンマ駆動
シフトレジスタを有する33ハンマのプリンタ、あるいは
66ビットのハンマ駆動シフトレジスタを有する66ハンマ
のプリンタに適切なように、33クロック（各４ヶのうち
１ヶ）または66クロック（各２ヶのうち１ヶ）が実際に
外部ハンマ駆動シフトレジスタに伝えられる。結果は13
2変数の中の適切な33または66のドット像ビットだけが
実際にハンマ駆動シフトレジスタにロードされる。ハン
マ駆動シフトレジスタ・クロックを伴わないドット像ビ
ットは棄てられる。プリントバーの運動の方向はどの出
力シフトレジスタ63を捨てるべきか、どれをハンマ駆動
シフトレジスタ88に伝えるべきかを決める際に重要であ
る。分割回路の概念により主シフトレジスタ、出力タッ
プ、および出力シフトレジスタを有する単一のVLSI要素
をハンマ構成の異なる多様なプリンタに使用できるよう
になる。各プリンタ形式（33、66、132、または任意数
のハンマ）に対する別々のVLSI要素は分割回路の必要性
を除くことになる。

【図面の簡単な説明】

第１図は本発明の一実施例によるプリンタの一部断面
図、第２図はその電気的ブロック図、第３図は512バイ
トRAMのデータ・バイトの配列図、第4A図及び第4B図は
第３図のRAMにおけるデータ・ビットの配列図、第5A図
及び第5B図はドット発生論理の詳細な論理概要図、第６
図は第5B図に示す主シフト及び出力シフトの各レジスタ
のブロック図、第７図は単独の文字セルを、そして第８
図及び第9A図〜第9C図はこれら文字セルのデータ・ビッ
トの配列図及びシフトレジスタのローディングを示す説
明図、第10図はその流れ図である。 1:シャシー、2:ステップモータ、3:リボン電動機組立
体、4:トラクタ、5:プリントバー、6:プラテン、8:エン
コーダ、22:入出力装置、24:マイクロプロセッサ、26:
ドット発生論理回路、28:エンコーダ、30:プリントハン
マ回路群、61,63:シフトレジスタ、91〜101:文字パター
ン発生用ROM、103,105:ラッチ回路、109:加算器、113:
デコーダ、115:バッファRAM、117:ドットプリンタ、12
5,127:カウンタ、129:マルチプレクサ、131:出力シフト
レジスタ、133:データバス。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭57−188389（ＪＰ，Ａ) 特開 昭55−83983（ＪＰ，Ａ) 特開 昭58−56871（ＪＰ，Ａ) 特開 昭59−214673（ＪＰ，Ａ) 特開 昭60−52367（ＪＰ，Ａ) 特開 昭60−134560（ＪＰ，Ａ) 実開 昭48−87926（ＪＰ，Ｕ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】データビットを記憶する複数の記憶セルを
   有する直列ロード型主シフトレジスタと、 前記主シフトレジスタに結合され、前記複数の記憶セル
   を複数の群に分割して各群がそれぞれに含まれる前記記
   憶セル内のデータを直列に出力するようにし、かつ該各
   群の出力は互いに並列出力となるようにする第１出力手
   段と、 を備えて成り、前記各群の直列出力により該各群に関連
   する印字手段が駆動されることを特徴とする電子プリン
   タ。
2. 【請求項２】複数の記憶セルを有する双方向出力シフト
   レジスタと、 前記主シフトレジスタの前記各群の出力をそれぞれ前記
   双方向出力シフトレジスタの対応する記憶セルに並列ロ
   ードする第１入力手段と、 複数の記憶セルを有し、前記双方向出力シフトレジスタ
   の出力に結合された直列ロード型印字手段駆動シフトレ
   ジスタと、 をさらに備えて成り、前記印字手段駆動シフトレジスタ
   の各記憶セルにより、それぞれ対応する印字手段が駆動
   されることを特徴とする特許請求の範囲第（１）項記載
   の電子プリンタ。