JPH0743925B2

JPH0743925B2 - 半導体記憶装置

Info

Publication number: JPH0743925B2
Application number: JP59058269A
Authority: JP
Inventors: 勝高木村; 良樹川尻; 潤衛藤; 陵一堀; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1984-03-28
Filing date: 1984-03-28
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: JPS60202596A

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は半導体記憶装置に係り、特に高集積でかつ低消
費電力化に適したメモリアレー構成法に関するものであ
る。

〔発明の背景〕

今後半導体記憶装置が高集積・大容量化されるにつれ
て、低消費電力化を十分考慮した設計がますます重要に
なる。

第１図は従来の半導体記憶装置の構成を示すものであ
る。メモリセルMCはワード線W₀〜W₃とデータ線D₀〜D₃の
交点にマトリクス状に配置される。この構成において読
み出し動作は以下のようにして行なわれる。外部からの
アドレス信号A₀〜A₃が入力されると、Ｘデコーダ（XDE
C）が定まる。この結果、たとえばワード線W₃が選択さ
れると、Ｘドライバ（XDRV）によりワード線W₃に選択パ
ルスが出力され、これに接続されるメモリセルから各デ
ータ線D₀〜D₃に読み出し信号があらわれる。一方Ｙデコ
ーダ（YDEC）によりデータ線D₀が選択されているとする
と、D₀に読み出された信号はスイツチYG₀を通つてI/O線
に出力されデータ出力D_outとなつて外部に出力される。
書き込みは、書き込み制御信号WEによつてデータ入力D
_inがI/O線、スイツチYG₀、データ線D₀に送られ、選択さ
れているワード線W₃との交点に接続されているメモリセ
ルMCにデータが書き込まれる。ここでクロツクφによつ
てタイミング発生回路TMG1,TMG2から各種内部タイミン
グが発生し、各種回路動作が制御される。また同図にお
いて、ARはメモリアレーを、CHIPはチツプ全体を示して
いる。

さて第１図に示した従来の構成では、データの受け渡し
をするスイツチYGを距離的に近いワード線（例えばW₃）
に接続されたメモリセルの読み出しあるいは書き込み動
作にも、データ線全体すなわちスイツチYGとの接続点か
ら最遠端までが関与し、メモリ動作に伴いデータ線全体
が充放電されるため、消費電力の低減という観点から問
題があつた。

〔発明の目的〕

本発明の目的は、上記従来のメモリアレー構成に改良を
施し、消費電力の低減が可能なメモリアレー構成を提供
することにある。

〔発明の概要〕

上記目的を達成するための本発明は、データ線をスイツ
チにより複数の部分に分割し、選択されたメモリセルの
アクセスパスを形成しないデータ線部分をこのスイツチ
の開閉により、アクセスパスから分離し、消費電力の低
減を可能とするものである。

〔発明の実施例〕

以下本発明を実施例により詳しく説明する。

第２図は本発明の一実施例を示したもので、第１図で示
した従来の構成のうちメモリアレー部に対応する。本実
施例では、データ線をスイツチSWにより２分割し、分割
されたデータ線のうちI/O線との接続スイツチYGからみ
て１番目のデータ線部分（D₀₁,D₁₁,D₂₁,D₃₁）に接続さ
れているメモリセルが選択された場合、スイツチSWをOF
F状態とし、２番目のデータ線部分（D₀₀,D₁₀,D₂₀,D₃₀）
を前記１番目のデータ線部分（D₀₁,D₁₁,D₂₁,D₃₁）より
切り離す。一方２番目のデータ線部分に接続されている
メモリセルが選択された場合、スイツチSWはON状態と
し、スイツチSW及びYGを通して選択メモリセルとI/O線
との接続を行なう。本実施例によれば、スイツチYGから
みて１番目のデータ線部分に接続されているメモリセル
が選択されると、メモリ動作時に充放電されるデータ線
容量が、スイツチSWをOFF状態にして切り離したデータ
線部分（D₀₀,D₁₀,D₂₀,D₃₀）の分だけ減少し、その分消
費電力を低減することができる。すなわち第２図で示し
たようにスイツチSWでデータ線を２等分割した場合、ワ
ード線W₂もしくはW₃が選択された時、データ線容量は第
１図で示した従来例に比べ半分に、ワード線W₀もしくは
W₁が選択された時は従来例と等しく、その結果データ線
の充放電に伴う平均消費電力を従来例に比べ、3/4倍に
することができる。なお第２図においては、スイツチSW
を１個設けて、データ線を２等分割した場合を示した
が、スイツチをｎ−１個設け、データ線をｎ分割（等分
割である必要はない）してもよく、その場合分割したデ
ータ線のうちスイツチYGからみてｍ番目のデータ線部分
にあるメモリセルを選択する時は、同様にスイツチYGか
らみてｍ−１番目までのスイツチSWをON状態とし、ｍ番
目のスイツチをOFF状態にすればよい。これにより、平
均消費電力は従来例に比べにできる。ここでｎは１≦ｎ≦（１本のデータ線に接続
されているメモリセルの数）である。

第３図は本発明の他の実施例を示したもので、メモリア
レーを等分割し、分割したメモリアレー（AR_a,AR_b）に
おいてそれぞれメモリセルを動作させる場合に、本発明
を適用した例である。同図に示したように各メモリアレ
ーにおいてデータ線はスイツチSW_a及びSW_bにより分割さ
れた構成となつている。このような構成において、一方
のメモリアレー（例えばAR_a）のI/O線との接続スイツチ
（YG_a）からみて２番目のデータ線部分（D_a0）に接続さ
れているメモリセルを動作させる時、他方のメモリアレ
ー（AR_b）においては１番目のデータ線部分（D_b1）に接
続されているメモリセルを動作させる。この場合前者の
メモリアレー（AR_a）にあるデータ線を分割しているス
イツチ（SW_a）はON状態とし、後者のメモリアレーのス
イツチ（SW_b）はOFF状態とする。本実施例によれば、常
にどちらかのメモリアレーにおいてデータ線部分（D_a0
もしくはD_b0）が切り離されているため、データ線全体
を充放電させる従来法に比べ、消費電力を3/4倍に低減
できる。また第２図で示した実施例では、平均消費電力
が低減できるのに比べ、本実施例では任意のメモリセル
が選択されても消費電力を常に従来法の3/4倍にでき
る。なお第３図において各メモリアレーのデータ線はス
イツチにより等分割すなわち分割されたデータ線の各部
分に接続されているメモリセルの数が等しい時、任意の
メモリセルが選択されても常に消費電力を従来法の3/4
倍にできる。

第４図は本発明の他の実施例で、第３図で示したデータ
線の分割をさらに行ない、１本のデータ線を４等分にし
た場合を示したもので、選択ワード線を分割している各
スイツチの状態との関係は第１表に示す。

本施例によれば、表に示したいずれのケースについて
も、消費電力を従来法に比べ5/8倍に低減できる。同様
にしてデータ線をスイツチによつてｎ等分に分割した場
合、一方のメモリアレーにおいてI/O線との接続スイツ
チからみてｍ番目のデータ線部分に接続されているメモ
リセルと、他方のメモリアレーにおいて（ｎ＋１−ｍ）
番目のデータ線部分に接続されているメモリセルとを動
作させればよい。また前者のメモリアレーのｍ番目のス
イツチと、後者のメモリアレーの（ｎ＋１−ｍ）番目の
スイツチをOFF状態にし、これらのスイツチよりI/O線と
の接続スイツチ側にあるスイツチを両メモリアレーとも
ON状態にする。これにより消費電力は従来法に比べ、常
にに低減できる。

以上いくつかの実施例を用いて本発明の概念を示してき
たが、以下ではより具体的に本発明を説明するために、
ｎチヤンネルMOSトランジスタで構成した１トランジス
タMOSメモリを例にした実施例を示す。

第５図はデータ対線D,が近接してレイアウトされてい
るメモリセル（folded bitline arrangementあるいは２
交点セルと称す）を用いた第２図の具体例であり、第６
図は第５図のさらに詳細な具体例を示す。すなわち第５
図は、データ対線をスイツチSWによりD_i0,▲▼と
D_i1,▲▼（同図においてｉ＝０〜ｎ）に分割した
例を示す。この構成において、分割されたデータ線部分
D_i0あるいは▲▼に接続されているメモリセルが
選択された場合、Ｘデコーダ（XDEC）によりスイツチSW
をON状態とし、メモリセルからの読み出し信号電圧を差
動増幅回路SAにより増幅し、この増幅された信号はＹデ
コーダ（YDEC）で制御される信号線YCによつてI/O線へ
の読み出しが制御される。書き込み動作も同様に、チツ
プ外部からのデータ入力は、I/O線、YG、D_i1（あるいは
▲▼）、SWを通して選択されたメモリセルに書き
込まれる。一方、データ線部分D_i1あるいは▲▼
に接続されているメモリセルが選択された場合、XDECに
よりSWをOFF状態とし、D_i0,▲▼を切り離し、メ
モリ動作を行なう。この動作を第６図，第７図を用いて
さらに詳細に説明する。まずプリチヤージ信号φ_Ｐ及び
データ線を分割するスイツチSWを制御する信号φ_Ｇをい
ずれも高いレベル（Ｖ＋α）にし、プリチヤージ回路PC
によりデータ対線D₀₀,▲▼及びD₀₁,▲▼を
あるレベルＶまでプリチヤージする。と同時にダミーセ
ルDM内のノードをアース電位（V_SS）にセツトしてお
く。そしてφ_Ｐを立下げた後、今、メモリセルMC_kの高
レベルを読み出すとすると、φ_ＧをXDECにより立下げ、
D₀₀,▲▼をD₀₁,▲▼から分離する。XDECに
よりワード線W_kが選択され、ワードパルスφ_Ｗが印加さ
れるとともに、ダミーワード線DW₂がXDECにより選択さ
れ、ダミーワードパルスφ_DWが印加される。これによ
り、D₀₁にはメモリセルから信号電圧が、▲▼に
はダミーセルから参照信号電圧が出力され、D₀₁,▲
▼間に微小な差動信号を生じる。その後起動パルスφ
_Ｓを立下げてSAを動作させ、上記の差動信号を増幅す
る。この時スイツチSWはOFF状態となつているので、
D₀₀,▲▼はプリチヤージレベルを保つことにな
る。その後YDECで選択されたYC₀にパルスφ_ｙが出力さ
れ、増幅された差動電圧はスイツチYGを経てI/O線にと
り出される。

メモリセルMC_iを選択する場合は信号φ_Ｇは高いレベル
（Ｖ＋α）に保つておく（第７図において点線で示
す）。この場合D₀₀とD₀₁が、また▲▼と▲
▼が接続されており、D₀₀,D₀₁あるいは▲▼，▲
▼がアース電位まで放電される。

スイツチSWをコントロールする信号φ_Ｇは例えばワード
線を選択するＸデコーダに入力されるアドレス信号の上
位ビツトを利用することにより容易に制御できる。

本実施例によれば、データ線部分D_i1,▲▼に接続
されているメモリセルが選択される場合、データ線部分
D_i0,▲▼がメモリ動作時においても、プリチヤー
ジ状態を保つことができるため、スイツチSWがない従来
例に比べ、充放電されるデータ線容量を低減できる。充
放電されるデータ線容量が低減できることは、消費電力
の低減はもちろんのこと、電源電流のピーク値あるいは
基板とデータ線との結合等による雑音などが低減でき
る。また、メモリセル情報を反転書き込みする際の消費
電力が低減できる。

なお第５図，第６図において、ダミーセルDM及び差動増
幅器SAをI/O線との接続スイツチYGに近い位置に配置し
ているが、これらは例えばスイツチSWに近い位置に配置
してもよく、要するにSWとYGの間に配置されていればよ
い。またデータ線プリチヤージ回路PCはD_i0,▲▼
側に配置されてもよい。

第８図は、２交点セルを用いた第３図の具体例であり、
メモリアレーを２分割、データ線を２分割した場合の実
施例を示す。分割された各メモリアレーの構成及び動作
は第５図，第６図，第７図と同様であるが、第３図にお
いて説明したようにデータ線部分▲▼に接続さ
れているメモリセルとD_bi1あるいは▲▼のメモ
リセルを動作させ、φ_Gaは高いレベルに保ち、φ_Gbはア
ース電位まで立下げる。一方D_ai1あるいは▲▼
のメモリセルとD_bi0あるいは▲▼のメモリセル
を動作させφ_Gaはアース電位まで立下げ、φ_Gbを高いレ
ベルに保つ。１トランジスタMOSメモリにおいてはこの
実施例で示したように、リフレツシユサイクル、S/Nな
どの関係からメモリアレーを分割し、分割したメモリア
レーでそれぞれメモリセルを動作されることがあり、本
実施例によれば、充放電されるデータ線容量を低減でき
るとともに、その低減分はどのメモリセルを選択しても
等しくすることができる。なお第８図においてI/O線を
２組設けた例を示したが、これは２組である必要はな
く、１組でも４組でもすなわち任意の組でもかまわな
い。

第９図は本発明の他の実施例で、第８図で示した実施例
において、差動増幅回路SA、ダミーセルDM及びデータ線
プリチヤージ回路をスイツチSW側に配置し、さらにこれ
らの回路とメモリセルとの間にスイツチXG_a及びG_bを付
加した構成となつている。このスイツチを付加すること
により、例えばD_ai0あるいは▲▼に接続されて
いるメモリセルの読み出し動作時にスイツチXG_aをOFF状
態（スイツチSW_aは前述したようにON状態）とし、SAに
より信号電圧を増幅した後にXG_aをON状態とする。一方D
_ai1あるいは▲▼に接続されているメモリセル
の読み出し動作時はXG_aはON状態を保つ（SW_aはOFF状
態）。XG_bの動作も同様である。本実施例によれば、第
８図で示した効果（消費電力の均等な低減）とともに、
D_ai0,▲▼,D_bi0,▲▼に接続されてい
るメモリセルの読み出し信号電圧を増加させることがで
き、D_ai1,▲▼,D_bi1,▲▼に接続され
ているメモリセルと同等の読み出し信号電圧を得ること
ができる。

第10図は本発明の他の実施例を示すもので、第６図で示
した実施例に、データ線の高電位補償回路RSTを付加し
た例を示している。このRSTは、例えばISSCC′81 Techi
cal Digest P.85に記載されている回路で構成され、SA
による信号増幅後、高電位側のデータ線のレベルを補償
し、充分な再書き込み電圧を得るためのものである。第
10図に示したように、RSTは第５図，第６図で前述したS
Aと同様に、SWとYGの間に配置される。またこのRSTによ
り得られる再書き込み電圧とアース電位との中間にデー
タ線をプリチヤージする方式にいたつては、ダミーセル
DMを省くことも可能である。

以上第５図から第10図まで述べてきた実施例は分割した
各データ線部分のプリチヤージレベルが等しい場合につ
いて示したが、それぞれのデータ線部分のプリチヤージ
レベルが異なつていてもよい。以下にその実施例を示
す。

第11図はデータ線部分D₀₀,▲▼を電位V₀に、D₀₁,
▲▼をV₁（V₀＞V₁）にプリチヤージする例を示
す。第12図はメモリセルMC_iを選択した場合、第13図はM
C_kを選択した場合の動作波形を示したものである。MC_i
を選択した場合に得られる読み出し信号電圧は、MC_kを
選択した場合のそれに比べ、データ線容量が大きい分小
さくなつてしまう。これによりSAにより信号を増幅した
後のデータ線の高電位側のプリチヤージレベルよりの落
ち込み量が大きくなり、再書き込み電圧が小さくなつて
しまう。そこで第11図で示したように、D₀₀,▲▼
のプリチヤージレベルをD₀₁,▲▼のそれより高く
しておくことにより、データ線の高電位側が落ち込んで
も、両者において等しい再書き込み電圧を得ることがで
きる。本実施例では第12図，第13図に示したように、第
７図で示した動作と異なり、スイツチSWをコントロール
する信号φ_Ｇはプリチヤージ動作の間は低レベルとな
り、スイツチSWはD₀₀,▲▼とD₀₁,▲▼とを
分離するように働く。なお第11図においてトランジスタ
Q_S1,Q_S2はそれぞれD₀₀と▲▼、D₀₁と▲▼
を等電位にするためのもので省くこともできる。

第14図は第11図とは逆にD₀₁,▲▼に高い電位をプ
リチヤージする例を示す。回路構成は第10図で示したも
のに、ダミーセルDM₁₀,DM₂₁及びシヨート用回路SCを
D₀₀,▲▼側に付加した構成となつている。第15図
にメモリセルMC_iを、第16図にMC_kを選択した場合の動作
波形を示す。以下にこれを用いて動作を説明する。まず
プリチヤージ信号φ_Ｐを高いレベル（Ｖ＋α）に、φ_Ｇ
を中間レベルV_Gにし、プリチヤージ回路RC及びシヨート
回路SCによりD₀₁,▲▼をレベルＶに、D₀₀,▲
▼を（V_G−V_T）にプリチヤージする。ここでV_Tはスイ
ツチSWのトランジスタのしきい電圧である。そしてφ_Ｐ
を立下げた後、今、メモリセルMC_iの高レベルを読み出
す（第15図）とすると、Ｘデコーダによりワード線W_iが
選択され、ワードパルスφ_Wiが印加されるとともにダミ
ーワードパルスφ_DW0がダミーワード線DW₂₀に印加さ
れ、D₀₀,▲▼にD₀₀,▲▼部分の容量とメモ
リセル容量とで決まる差動信号が生じる。この差動信号
はスイツチSWを通してD₀₁,▲▼に転送され、その
後SAによつて増幅される。そしてRSTによりD₀₁を再書き
込み電圧Ｖまで復帰させるとともに、φ_ＧをＶ＋αまで
昇圧し、D₀₀をＶまで上げ、再書き込みを行なう。一方M
C_kの高レベルを読み出す（第16図）時は、φ_Ｐを立下げ
た後、φ_Ｇも立下げ、D₀₀とD₀₁,▲▼と▲
▼をそれぞれ分離し、MC_kの信号の読み出し、再書き込
みが行なわれる。本実施例では、D₀₀あるいは▲
▼に接続されているメモリセルの読み出しにおいても、
SAにより増幅される差動信号をD₀₁あるいは▲▼
のメモリセルと同程度に大きくできる利点がある。阻し
本実施例ではV_Gはより小さくすると動作しない。

第17図は以上述べてきた実施例と異なり、スイツチSWを
２つの信号φ_G1,φ_G2によりコントロールした例を示
す。構成は第６図で示した構成において、スイツチSWを
２本の制御線GC₁,GC₂により制御し、D₀₀,▲▼側
にも差動増幅器、I/O線、スイツチYGを配置している。
またD₀₀,▲▼に接続されるメモリセルの数を等し
くし、ダミーセル容量をメモリセル容量と等しく、いわ
ゆるフルサイズダミーセル方式を用いている。第18図に
メモリセルMC_iの高レベルを読み出す時の動作波形を示
す。同図に示すように信号を読み出す際にダミーセル側
のデータ線に接続されているスイツチのゲート（GC₂）
を高いレベルに保ち（第18図ではφ_G2）、ダミーセル側
のデータ線容量をメモリセル側の２倍とすることによ
り、参照信号電圧を得ている。その後SAによる増幅前に
φ_G2も低いレベルに立下げ、データ線容量の不平衡をと
りさつた後に信号の増幅を行なう。MC_kの読み出しも同
様にして行なう。本実施例ではこのようにフルサイズダ
ミーセルを使用できることが利点である。なお第18図で
はMC_iだけを動作させた場合を示したが、MC_kも同時に動
作させることも可能である。

さてこれまで２交点セルを用いた実施例を示したが、デ
ータ対線が空間的に離れている方式のセル（open bitli
ne arrangementあるいは１交点セルと称す）で構成され
たメモリに対しても本発明は適用可能である。その一例
を第19図に示す。第19図は２交点セルの実施例である第
５図に対応するものである。同図において、データ対線
がSAを中心に左右に拡がつているため、データ線を分割
するスイツチSW（SW_L,SW_R）も左右に拡がり、このスイ
ツチをコントロールする信号線（GC_L,GC_R）がそれぞれ
のスイツチについて必要となる。本発明によれば、１交
点セルにおいても２交点セルで述べてきたように、消費
電力の低減ができる。

さらに本発明はデータ線を細分化し、それぞれにI/O線
を配置したようなメモリアレー構成（例えば特願56−81
042,特願57−125687,特願58−4162）に対しても適用可
能で、第20図にその一例を示す。同図に示すように、分
割したデータ線に、ＹデコーダとＹトライバによる出力
制御信号YCで制御されるスイツチYGが設けられ、I/O線
との間でデータの授受が行なわれる。また分割された各
データ線はＸデコーダとＸドライバによる出力制御信号
線GCで制御されるスイツチSWによりさらに分割され、選
択されたメモリセルがどちらのデータ線部分（例えば▲
▼，▲▼）に接続されているかによつ
てスイツチSWを開閉し、消費電力の低減を図つたもので
ある。また本実施例においても、第３図あるいは第４図
で示したワード線の選択とスイツチの開閉との関係を拡
張し、本実施例に適用することにより、消費電力を低減
するとともに、その低減分はどのメモリセルを選択して
も等しくすることができる。なお第20図において、Ａは
アドレス信号を、RWCはリード・ライトコントロール回
路を示している。

以上、本発明の実施例をいくつか述べたが、本発明の適
用範囲はここで述べた実施例に限定されず、発明の思想
を逸脱しない範囲で種々変更可能なことは言うまでもな
い。例えばここではｎチヤネルMOSトランジスタで構成
した場合について、説明したが、使用する信号の電位関
係をすべて逆にすることにより、ＰチヤネルMOSトラン
ジスタで構成することも可能である。またCMOS（Comple
mentaryMOS）により構成されたメモリについても適用可
能である。さらにここでは１トランジスタMOSメモリを
例にして説明したが、フリツプフロツプ型のメモリセル
などで構成されたいわゆるスタテイツクメモリ（例えば
ISSCC83 Technical Digest P.66に記載されている）やR
OM（例えばISSCC83 Technical Digest P.168に記載され
ているEEPROMなど）あるいはこれらのメモリを同一チツ
プ内に搭載したマイクロプロセツサなどについても、本
発明により消費電力の低減が可能である。その一例とし
て第21図はスタテイツクメモリに対する本発明の一実施
例を示す。同図に示すようにフリツプフロツプで構成さ
れたメモリセルが多数接続されているデータ対線を、信
号線GCにより制御されるスイツチSWにより分割し、メモ
リセルMC_kがワード線W_kにより選択された場合、SWをOFF
状態とし、一方メモリセルMC_iが選択された場合、SWをO
N状態にすることで、１トランジスタMOSメモリと同様に
消費電力の低減が図れる。

〔発明の効果〕

以上述べたように、本発明によれば、高集積にもかかわ
らず、消費電力の小さいメモリが実現できる。

【図面の簡単な説明】

第１図は従来の半導体記憶装置の構成図、第２図から第
21図は夫々本発明の実施例を説明する図である。 MC……メモリセル、DM……ダミーセル、d,,D,……
データ線、Ｗ……ワード線、DW……ダミーワード線、XD
……Ｘデコーダ,Xドライバ、YD……Ｙデコーダ,Yドライ
バ、I/O,▲▼……入出力線（I/O線）、YC……Ｙ
ドライバ出力線、SA……差動増幅回路、RC……データ線
プリチヤージ回路、RST……データ線高電位補償回路、S
C……シヨート回路、YG……I/O線接続スイツチ、SW,XG
……スイツチ、GC……スイツチ制御線。

───────────────────────────────────────────────────── フロントページの続き (72)発明者堀陵一東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (72)発明者伊藤清男東京都国分寺市東恋ヶ窪１丁目280番地株式会社日立製作所中央研究所内 (56)参考文献特開昭51−147931（ＪＰ，Ａ) 特開昭55−58891（ＪＰ，Ａ) 特開昭57−141096（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】複数のデータ線と、それらと交わるように
配置された複数のワード線と、それらの所望の交差部に
配置されたメモリセルと、上記複数のデータ線に共通な
共通データ線と、上記共通データ線と上記データ線との
接続を行う第１のスイッチと、上記データ線に読みださ
れた信号を増幅する複数の差動増幅回路より構成される
メモリアレーを偶数個有し、少なくとも２個以上の偶数
個のメモリアレーが同時に活性化される半導体記憶装置
において、上記データ線をｎ個（ｎ≧２）の部分データ線に分割す
るｎ−１個の第２のスイッチが上記データ線毎に設けら
れ、上記メモリアレー毎に上記第２のスイッチを制御す
るｎ−１本のスイッチ制御線を有し、かつ、同時に活性化される上記偶数個のメモリアレーの
うち半分のメモリアレーでは上記第１のスイッチから見
たｍ番目の部分データ線に接続されたメモリセルを選択
し、残り半分のメモリアレーでは（ｎ＋１−ｍ）番目の
部分データ線に接続されたメモリセルを選択する手段
と、それぞれの上記メモリアレーにおいて選択されたメ
モリセルと上記共通データ線とを接続する第１の部分デ
ータ線群から、上記接続に関与しない第２の部分データ
線群を上記第２のスイッチにより分離する手段とを有す
ることを特徴とする半導体記憶装置。
【請求項２】上記差動増幅回路は、上記第１のスイッチ
と第２のスイッチとの間にのみ設けられていることを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。
【請求項３】隣り合う一対の上記データ線は、一対のデ
ータ対戦を構成することを特徴とする特許請求の範囲第
１項記載の半導体記憶装置。
【請求項４】上記ｎは３個以上であり、上記差動増幅回
路は上記第１のスイッチから見て第１番目と第２番目の
上記第２のスイッチ間に設けられていることを特徴とす
る特許請求の範囲第３項記載の半導体記憶装置。
【請求項５】上記メモリセルは、１つのトランジスタと
１つのキャパシタとからなることを特徴とする特許請求
の範囲第１項乃至第４項の何れかに記載の半導体記憶装
置。