JPS60202596A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS60202596A JPS60202596A JP59058269A JP5826984A JPS60202596A JP S60202596 A JPS60202596 A JP S60202596A JP 59058269 A JP59058269 A JP 59058269A JP 5826984 A JP5826984 A JP 5826984A JP S60202596 A JPS60202596 A JP S60202596A
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- JP
- Japan
- Prior art keywords
- data line
- switch
- memory cell
- memory
- line
- Prior art date
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- Granted
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は半導体記憶装置に係り、特に高集積でかつ低消
費電力化に適したメモリアレー構成法に関するものであ
る。
費電力化に適したメモリアレー構成法に関するものであ
る。
今後半導体記憶装置が高集積・大容量化されるにつれて
、低消費電力化を十分考慮した設計がますます′Ｎ喪に
なる。
、低消費電力化を十分考慮した設計がますます′Ｎ喪に
なる。
第１図は従来の半導体記憶装置の構成を示すものである
。メモリセルＭｅＦｉワード線Ｗ０〜Ｗ、とデータ線り
。−Ｄ３の交点にマトリクス状に配置される。この構成
において読み出し動作は以下のようにして行なわれる。
。メモリセルＭｅＦｉワード線Ｗ０〜Ｗ、とデータ線り
。−Ｄ３の交点にマトリクス状に配置される。この構成
において読み出し動作は以下のようにして行なわれる。
外部からのアドレス信号Ｐｔ ｏ ”” Ａ ｓが入力
されると、Ｘデコーダ（ＸＤＥＣ）が定まる。この結果
、たとえばワード＊Ｗｓが選尺されると、Ｘドライバ（
ＸＤＲＶ）によりワード１１Ｗｓに選択パルスが出力さ
れ、これに接続されるメモリセルから各データ線Ｄ０〜
Ｄ、に読み出し信号があられれる。一方Ｙデコーダ（Ｙ
ＤＥＣ）によりデータ線り。が選択されているとすると
、Ｄ。
されると、Ｘデコーダ（ＸＤＥＣ）が定まる。この結果
、たとえばワード＊Ｗｓが選尺されると、Ｘドライバ（
ＸＤＲＶ）によりワード１１Ｗｓに選択パルスが出力さ
れ、これに接続されるメモリセルから各データ線Ｄ０〜
Ｄ、に読み出し信号があられれる。一方Ｙデコーダ（Ｙ
ＤＥＣ）によりデータ線り。が選択されているとすると
、Ｄ。
に読み出された信号はスイッチＹ Ｇ ｏを通って工１
０線に出力されデータ出力り。１ｔ となって外部に出
力される。書き込みは、書き込み制御信号ＷＥによって
データ人力ＤｔｍがＩ１０線、スイッチＹＧＯ、データ
ＨＤｏに送られ、選択されているワード線Ｗ、との交点
に接続されているメモリセルＭＣにデータが書き込まれ
る。ここでクロックφによってタイミング発生回路ＴＭ
ＧＩ、ＴＭＧ２から各種内部タイミングが発生し、各種
回路動作が制御される。また同図において、ＡＲはメモ
リアレーｋ、ＣＨＩＰはチップ全体を示している。
０線に出力されデータ出力り。１ｔ となって外部に出
力される。書き込みは、書き込み制御信号ＷＥによって
データ人力ＤｔｍがＩ１０線、スイッチＹＧＯ、データ
ＨＤｏに送られ、選択されているワード線Ｗ、との交点
に接続されているメモリセルＭＣにデータが書き込まれ
る。ここでクロックφによってタイミング発生回路ＴＭ
ＧＩ、ＴＭＧ２から各種内部タイミングが発生し、各種
回路動作が制御される。また同図において、ＡＲはメモ
リアレーｋ、ＣＨＩＰはチップ全体を示している。
さて第１図に示した従来の構成では、データの受け渡し
をするスイッチＹＧを距離的に近いワード線（例えばＷ
８ ）に接続されたメモリセルの読み出しあるいは書き
込み動作にも、データ線全体すなわちスイッチＹＧとの
接続点から最遠端までが関与し、メモリ動作に伴いデー
タ線全体が充放電されるため、消費電力の低減という観
点から問題があった。
をするスイッチＹＧを距離的に近いワード線（例えばＷ
８ ）に接続されたメモリセルの読み出しあるいは書き
込み動作にも、データ線全体すなわちスイッチＹＧとの
接続点から最遠端までが関与し、メモリ動作に伴いデー
タ線全体が充放電されるため、消費電力の低減という観
点から問題があった。
〔発明の目的〕
本発明の目的は、上記従来のメモリアノ−構成に改良を
施し、消費電力の低減が可能なメモリアレー構成を提供
することにある。
施し、消費電力の低減が可能なメモリアレー構成を提供
することにある。
上記目的を達成するための本発明は、データ線をスイッ
チにより複数の部分に分割し、選択されたメモリセルの
アクセスパスを形成しないデータ線部分をこのスイッチ
の開閉により、アクセスパスから分離し、消費電力の低
減を可能とするものである。
チにより複数の部分に分割し、選択されたメモリセルの
アクセスパスを形成しないデータ線部分をこのスイッチ
の開閉により、アクセスパスから分離し、消費電力の低
減を可能とするものである。
以下本発明を実施例により詳しく説明する。
第２図は本発明の一実施例を示したもので、第１図で示
した従来の構成のうちメモリアノ一部に対応する。本実
施例では、データａｔスイッチＳＷにより２分割し、分
割されたデータ線のうちＩ１０線との接続スイッチＹＧ
からみて１番目のデータ＃部分（Ｄｏｔ 、 Ｄｏｔ
−Ｄｔ、Ｄｓ＋ ）に接続されているメモリセルが選択
された場合、スイッチＳＷをＯＦＦ状態とし、２番目の
データ憩部分（Ｄｏ。、Ｄｌ。、Ｄ、。、Ｄ、。）を前
記１番目のデータ線部分（Ｄｏｌｌｓ ＤＩＩ＋ Ｉ）
ＨＩ Ｉ）８１ ）より切り離す。一方２番目のデータ
線部分に接続されているメモリセルが選択された場合、
スイ゛ツチｓｗはＯＮ状態とし、スイッチＳＷ及びＹＧ
％−通して選択メモリセルとＩ１０線との接続を行なう
。本実施例によれば、スイッチＹＧからみて１番目のデ
ータ侮部分に接続されているメモリセ夛が選択されると
、メモリ動作時に充放電されるデータ線容量が、スイッ
チ８Ｗ’ｋＯＦＦ状態にして切り離したデータ巌部分（
Ｄｏｏ、 Ｄ＋ｏ、 Ｄａｏ、 Ｄａｏ）の分だけ減少
し、その分消費電力を低減することができる。すなわち
第２図で示したようにスイッチＳＷでデータ線を２等分
割した場合、ワード線Ｗ、も”しくはＷ、が選択された
時、データ線容量は第１図で示した従来例に比べ半分に
、ワードｍＷｏ７もしくはＷ、が選択された時は従来例
と等しく、その結果データ線の充放電に伴う平均消費′
電のを従来例に比べ、３／４倍にすることができる。な
お第２図においては、スイッチＳＷを１個設けて、デー
タ線を２等分割した場合を示したが、スイッチｆ ｎ−
１個設け、データ線′ｔ−ｎ分割（等分割である必要は
ない）してもよく、その場合分割したデータ線のうちス
イッチＹＧからみてｍ番目のデータ線部分にあるメモリ
セルを選択する時は、同様にスイッチＹＧからみてｍ−
１査目までのスイッチ８Ｗ’ｋＯＮ状態とし、ｍ番目の
スイッチヲＯＦＦ状態にすればよい。これにより、平均
消費電１≦ｎ≦（１本のデータ線に接続されているメモ
リセルの数）である。
した従来の構成のうちメモリアノ一部に対応する。本実
施例では、データａｔスイッチＳＷにより２分割し、分
割されたデータ線のうちＩ１０線との接続スイッチＹＧ
からみて１番目のデータ＃部分（Ｄｏｔ 、 Ｄｏｔ
−Ｄｔ、Ｄｓ＋ ）に接続されているメモリセルが選択
された場合、スイッチＳＷをＯＦＦ状態とし、２番目の
データ憩部分（Ｄｏ。、Ｄｌ。、Ｄ、。、Ｄ、。）を前
記１番目のデータ線部分（Ｄｏｌｌｓ ＤＩＩ＋ Ｉ）
ＨＩ Ｉ）８１ ）より切り離す。一方２番目のデータ
線部分に接続されているメモリセルが選択された場合、
スイ゛ツチｓｗはＯＮ状態とし、スイッチＳＷ及びＹＧ
％−通して選択メモリセルとＩ１０線との接続を行なう
。本実施例によれば、スイッチＹＧからみて１番目のデ
ータ侮部分に接続されているメモリセ夛が選択されると
、メモリ動作時に充放電されるデータ線容量が、スイッ
チ８Ｗ’ｋＯＦＦ状態にして切り離したデータ巌部分（
Ｄｏｏ、 Ｄ＋ｏ、 Ｄａｏ、 Ｄａｏ）の分だけ減少
し、その分消費電力を低減することができる。すなわち
第２図で示したようにスイッチＳＷでデータ線を２等分
割した場合、ワード線Ｗ、も”しくはＷ、が選択された
時、データ線容量は第１図で示した従来例に比べ半分に
、ワードｍＷｏ７もしくはＷ、が選択された時は従来例
と等しく、その結果データ線の充放電に伴う平均消費′
電のを従来例に比べ、３／４倍にすることができる。な
お第２図においては、スイッチＳＷを１個設けて、デー
タ線を２等分割した場合を示したが、スイッチｆ ｎ−
１個設け、データ線′ｔ−ｎ分割（等分割である必要は
ない）してもよく、その場合分割したデータ線のうちス
イッチＹＧからみてｍ番目のデータ線部分にあるメモリ
セルを選択する時は、同様にスイッチＹＧからみてｍ−
１査目までのスイッチ８Ｗ’ｋＯＮ状態とし、ｍ番目の
スイッチヲＯＦＦ状態にすればよい。これにより、平均
消費電１≦ｎ≦（１本のデータ線に接続されているメモ
リセルの数）である。
第３図は本発明の他の実施例を示したもので、メモリア
Ｖ−に等分割し、分割したメモリアレー（Ａ Ｒａ 、
Ａ Ｒｂ ）においてそれぞれメモリセルを動作させ
る場合に、本発明を適用した例である。
Ｖ−に等分割し、分割したメモリアレー（Ａ Ｒａ 、
Ａ Ｒｂ ）においてそれぞれメモリセルを動作させ
る場合に、本発明を適用した例である。
同図に示したようにもメモリアレーにおいてデータ＃は
スイッチＳＷ、及び８Ｗｂにより分割された構成となっ
ている。このような構成において、一方のメモリアレー
（例えばＡＲ，）のＩ１０線との接続スイッチ（ＹＧ、
）からみて２番目のデータ線部分（Ｄ、。）に接続され
ているメモリセルを動作させる時、他方のメモリアレー
（ＡＲｂ）においては１番目のデータ線部分（Ｄｂ＋）
に接続されているメモリセルを動作させる。この場合前
者のメモリアレー＜ ’Ａ Ｒａ ）にあるデータ線を
分割しているスイッチ（ＳＷ、）はＯＮ状態とし、後者
のメモリアレーのスイッチ（ＳＷｂ）はＯＦＦ状態とす
る。本実施例によれば、常にどちらかのメモリアＶ−に
おいてデータ線部分（Ｄ、。もしくはＤｂｎ）が切り離
されているため、データ線全体を充放電させる従来法に
比べ、消費電力を３／４倍に低減できる。また第２図で
示した実施例では、平均消費′電力が低減できるのに比
べ、本実施例では任意のメモリセルが選択されても消費
電力金常に従来法の３／４倍にできる。なお第３図にお
いて各メモリアレーのデータ？ｆＩｉｊハスイッチによ
り等分割すなわち分割されたデータ線の各部分に接続さ
れているメモリセルの数が等しい時、任意のメモリセル
が選択されても常に消費電力を従来法３１３７４倍にで
きる。
スイッチＳＷ、及び８Ｗｂにより分割された構成となっ
ている。このような構成において、一方のメモリアレー
（例えばＡＲ，）のＩ１０線との接続スイッチ（ＹＧ、
）からみて２番目のデータ線部分（Ｄ、。）に接続され
ているメモリセルを動作させる時、他方のメモリアレー
（ＡＲｂ）においては１番目のデータ線部分（Ｄｂ＋）
に接続されているメモリセルを動作させる。この場合前
者のメモリアレー＜ ’Ａ Ｒａ ）にあるデータ線を
分割しているスイッチ（ＳＷ、）はＯＮ状態とし、後者
のメモリアレーのスイッチ（ＳＷｂ）はＯＦＦ状態とす
る。本実施例によれば、常にどちらかのメモリアＶ−に
おいてデータ線部分（Ｄ、。もしくはＤｂｎ）が切り離
されているため、データ線全体を充放電させる従来法に
比べ、消費電力を３／４倍に低減できる。また第２図で
示した実施例では、平均消費′電力が低減できるのに比
べ、本実施例では任意のメモリセルが選択されても消費
電力金常に従来法の３／４倍にできる。なお第３図にお
いて各メモリアレーのデータ？ｆＩｉｊハスイッチによ
り等分割すなわち分割されたデータ線の各部分に接続さ
れているメモリセルの数が等しい時、任意のメモリセル
が選択されても常に消費電力を従来法３１３７４倍にで
きる。
第４図は本発明の他の実施例で、第３図で示したデータ
線の分割をさらに行ない、１本のデータ線を４等分にし
た場合を示したもので、選択ワード線を分割している各
スイッチの状態との関係は第１表に示す。
線の分割をさらに行ない、１本のデータ線を４等分にし
た場合を示したもので、選択ワード線を分割している各
スイッチの状態との関係は第１表に示す。
空欄はＯＮ、ＯＦＦどちらでもよい
本 施例によれば、表に示したいずれのケースについて
も、消費電力を従来法に比べ５／８倍に低減できる。同
様にしてデータ線をスイッチによってｎ等分に分割した
場合、一方のメモリアレーにおいてＩ１０線との接続ス
イッチからみてｍ番目のデータｍ部分に接続されている
メモリセルと、他方のメモリアＶ−において（ｎ＋１−
ｍ）ｅ目のデータ線部分に接続されているメモリセルと
を動作させれはよい。また前者のメモリアＶ−のｍ番目
のスイッチと、後者のメモリアレーの（ｎ＋１−ｍ）番
目のスイッチ’ｔ−０ＦＦ状態にし、これらのスイッチ
よりＩ１０線との接続スイッチ側にあるスイッチを両メ
モリアＶ−ともＯＮ状態にする。これにより消費゛電力
は従来法に比べ、常にとり倍に低減できる。
も、消費電力を従来法に比べ５／８倍に低減できる。同
様にしてデータ線をスイッチによってｎ等分に分割した
場合、一方のメモリアレーにおいてＩ１０線との接続ス
イッチからみてｍ番目のデータｍ部分に接続されている
メモリセルと、他方のメモリアＶ−において（ｎ＋１−
ｍ）ｅ目のデータ線部分に接続されているメモリセルと
を動作させれはよい。また前者のメモリアＶ−のｍ番目
のスイッチと、後者のメモリアレーの（ｎ＋１−ｍ）番
目のスイッチ’ｔ−０ＦＦ状態にし、これらのスイッチ
よりＩ１０線との接続スイッチ側にあるスイッチを両メ
モリアＶ−ともＯＮ状態にする。これにより消費゛電力
は従来法に比べ、常にとり倍に低減できる。
ｎ
以上いくつかの実施例を用いて本発明の概念を示してき
たが、以下ではより具体的に本発明を説明するために、
ｎチャンネルＭＯ８）ランジスタで構成した１トランジ
スタＭＯＳメモリを例にした実施例を示す。
たが、以下ではより具体的に本発明を説明するために、
ｎチャンネルＭＯ８）ランジスタで構成した１トランジ
スタＭＯＳメモリを例にした実施例を示す。
第５図にデータ対線り、Ｄが近接してレイアウトされて
いるメモリセル（ｆｏｌｄｅｄ ｂｉｔｌｉｎｅａｒｒ
ａｎｇｅｍｅｎｔあるいは２交点セルと称す）を用いた
第２図の具体例であり、第６図は第５図のさらに詳細な
具体例を示す。すなわち第５図は、データ対＃をスイッ
チｓｗによりＤ Ｉｏ 、 Ｄ ｔ ｏとり、、。
いるメモリセル（ｆｏｌｄｅｄ ｂｉｔｌｉｎｅａｒｒ
ａｎｇｅｍｅｎｔあるいは２交点セルと称す）を用いた
第２図の具体例であり、第６図は第５図のさらに詳細な
具体例を示す。すなわち第５図は、データ対＃をスイッ
チｓｗによりＤ Ｉｏ 、 Ｄ ｔ ｏとり、、。
■ （同図においてｉ＝０〜ｎ）に分割した例を示す。
この構成において、分割されたデータ線部分Ｄ１゜ある
いはＤＩＧに接続されているメモリセルが選択された場
合、Ｘデコーダ（ＸＤＥＣ）によりスイッチ８ＶＩＯＮ
状態とし、メモリセルからの読み出し信号電圧を差動増
幅回路ＳＡＫより増幅し、この増幅された信号はＸデコ
ーダ（ＹＤＥＣ）で制御される信号線ＹＣによってＩ１
０線への読み出しが制御される。書き込み動作も同様に
、チップ外部からのデータ入力は、Ｉ１０線、ＹＧ。
いはＤＩＧに接続されているメモリセルが選択された場
合、Ｘデコーダ（ＸＤＥＣ）によりスイッチ８ＶＩＯＮ
状態とし、メモリセルからの読み出し信号電圧を差動増
幅回路ＳＡＫより増幅し、この増幅された信号はＸデコ
ーダ（ＹＤＥＣ）で制御される信号線ＹＣによってＩ１
０線への読み出しが制御される。書き込み動作も同様に
、チップ外部からのデータ入力は、Ｉ１０線、ＹＧ。
Ｄ＋＋（あるいは江〒）、８Ｗを通して選択されたメモ
リセルに書き込まれる。一方、データＩｖｉ！部分ＤＩ
ＩあるいＦｉＩ）ｔｔに接続されているメモリセルが選
択された場合、ＸＤＥＣにより５Ｗｔ−ＯＦＦ状態とし
、Ｄｔｏ 、 Ｄｔｏ ’ｒ切り離し、メモリ動作を行
なう。この動作を第６図、第７図を用いてさらに詳細に
説明する。まずプリチャージ信号φＰ及びデータｍ部分
割するスイッチ５Ｗｔ−制御する信号φａ’ｔいずれも
高いレベル（Ｖ＋α）にし、プリチャージ回路ｐｃ−よ
りデータ対１ｊＤｏｏ 、 Ｄｏ。及びＤｏｔ 、 Ｄ
ｏｔ ｋあるレベルＶまでプリチャージする。と同時に
ダミーセルＤＭ内のノードをアース電位（Ｖａ８）にセ
ットしておく。そしてφＰ金立下げた後、今、メモリセ
ルＭＣｋのＱｖベル″ｆｔ耽み出すとすると、φＧ′ｌ
１−ＸＤＥＣにより立下げ、Ｄｏ０９氏を八、■Ｔから
分離する。ＸＤＥＣによりワードｌ１ｌｊｌＷｋが選択
され、ワードパルスφＷが印加されるとともに、ダミー
ワード線ＤＷ、がＸＤＥＣにより選択され、ダミーワー
ドパルスφＤＷが印加される。これにより、式、にはメ
モリセルから信号電圧が、■＝にはダミーセルから参照
信号電圧が出力され、Ｄｏ、、Ｄ、π間に微小な差動信
号を生じる。その後起動パルスφａ′ｔ−立下けてＳＡ
’に動作させ、上記の差動信号を増幅する。この時スイ
ッチ８ＷｆｌＯＦＦ状態となっているので、Ｄｏ。、Ｄ
πはプリチャージレベルＶｔ−保つことになる。その後
ＹＤＥＣで選択されたＹＣｏにパルスφ、が出力され、
増幅された差動電圧はスイッチＹＧｔ−経てＩ１０線に
とり出される。
リセルに書き込まれる。一方、データＩｖｉ！部分ＤＩ
ＩあるいＦｉＩ）ｔｔに接続されているメモリセルが選
択された場合、ＸＤＥＣにより５Ｗｔ−ＯＦＦ状態とし
、Ｄｔｏ 、 Ｄｔｏ ’ｒ切り離し、メモリ動作を行
なう。この動作を第６図、第７図を用いてさらに詳細に
説明する。まずプリチャージ信号φＰ及びデータｍ部分
割するスイッチ５Ｗｔ−制御する信号φａ’ｔいずれも
高いレベル（Ｖ＋α）にし、プリチャージ回路ｐｃ−よ
りデータ対１ｊＤｏｏ 、 Ｄｏ。及びＤｏｔ 、 Ｄ
ｏｔ ｋあるレベルＶまでプリチャージする。と同時に
ダミーセルＤＭ内のノードをアース電位（Ｖａ８）にセ
ットしておく。そしてφＰ金立下げた後、今、メモリセ
ルＭＣｋのＱｖベル″ｆｔ耽み出すとすると、φＧ′ｌ
１−ＸＤＥＣにより立下げ、Ｄｏ０９氏を八、■Ｔから
分離する。ＸＤＥＣによりワードｌ１ｌｊｌＷｋが選択
され、ワードパルスφＷが印加されるとともに、ダミー
ワード線ＤＷ、がＸＤＥＣにより選択され、ダミーワー
ドパルスφＤＷが印加される。これにより、式、にはメ
モリセルから信号電圧が、■＝にはダミーセルから参照
信号電圧が出力され、Ｄｏ、、Ｄ、π間に微小な差動信
号を生じる。その後起動パルスφａ′ｔ−立下けてＳＡ
’に動作させ、上記の差動信号を増幅する。この時スイ
ッチ８ＷｆｌＯＦＦ状態となっているので、Ｄｏ。、Ｄ
πはプリチャージレベルＶｔ−保つことになる。その後
ＹＤＥＣで選択されたＹＣｏにパルスφ、が出力され、
増幅された差動電圧はスイッチＹＧｔ−経てＩ１０線に
とり出される。
メモリセルＭＣＩｋ選択する場合は信号φＧは高いレベ
ル（Ｖ十α）に保っておく（第７図において点線で示す
）。この場合Ｄ０゜とり。ｌが、また蔭と画が接続され
ており、ＤｌＭ−０，ＤＯＱあるいはり、、 、 Ｄ、
、がアース電位まで放電される。
ル（Ｖ十α）に保っておく（第７図において点線で示す
）。この場合Ｄ０゜とり。ｌが、また蔭と画が接続され
ており、ＤｌＭ−０，ＤＯＱあるいはり、、 、 Ｄ、
、がアース電位まで放電される。
スイッチＳＷ會コントロールする信号φＧは例えばワー
ド線を選択するＸデコーダに入力されるアドレス信号の
上位ビットを利用することにより容易に制御できる。
ド線を選択するＸデコーダに入力されるアドレス信号の
上位ビットを利用することにより容易に制御できる。
本実施例によれば、データ線部分Ｄ１１ 、 Ｄｔｌに
接続されているメモリセルが選択される場合、データ線
部分り、。５ＤＩＯがメモリ動作時においても、プリチ
ャージ状態を保つことができるため、スイッチＳＷがな
い従来例に比べ、充放電されるデータ線容量を低減でき
る。充放電されるデータ線容量が低減できることは、消
費電力の低減にも′ちろんのこと、電源電流のピーク値
あるいは基板とデータ線との結合等による雑音などが低
減できる。
接続されているメモリセルが選択される場合、データ線
部分り、。５ＤＩＯがメモリ動作時においても、プリチ
ャージ状態を保つことができるため、スイッチＳＷがな
い従来例に比べ、充放電されるデータ線容量を低減でき
る。充放電されるデータ線容量が低減できることは、消
費電力の低減にも′ちろんのこと、電源電流のピーク値
あるいは基板とデータ線との結合等による雑音などが低
減できる。
また、メモリセル情報を反転書き込みする際の消費電力
が低減できる。
が低減できる。
なお第５図、第６図において、ダミーセルＤＭ及び差動
増幅器５Ａｔ−Ｉ２Ｏ３との接続スイッチＹＧに近い位
置に配置しているが、これらは例えばスイッチＳＷに近
い位置に配置してもよく、要するにＳＷとＹＧの間に配
置されていればよい。
増幅器５Ａｔ−Ｉ２Ｏ３との接続スイッチＹＧに近い位
置に配置しているが、これらは例えばスイッチＳＷに近
い位置に配置してもよく、要するにＳＷとＹＧの間に配
置されていればよい。
またデータ線プリチャージ回路ＰＣはり、、 、 Ｕ孔
側に配置されてもよい。
側に配置されてもよい。
第８図は、２交点セルを用いた第３図の具体例であり１
．メモリアｖ −ｔ−２分割、データ線を２分割した場
合の実施例を示す１１分割された各メモリアＶ−の構成
及び動作は第５図、第６図、第７図と同様であるが、第
３図において説明したようにデータ細部分Ｄ ａ Ｉｏ
あるいは扁に接続されているメモリセルとＤｂｓ１ ｔ
ｂるいはＤｂｓｔのメモリセルを動作させ、φＧ、は高
いレベルに保ち、φａｈはアース電位まで立下げる。一
方Ｄ ａ １１ あるいは瓦πのメモリセルとＤｂｓ。
．メモリアｖ −ｔ−２分割、データ線を２分割した場
合の実施例を示す１１分割された各メモリアＶ−の構成
及び動作は第５図、第６図、第７図と同様であるが、第
３図において説明したようにデータ細部分Ｄ ａ Ｉｏ
あるいは扁に接続されているメモリセルとＤｂｓ１ ｔ
ｂるいはＤｂｓｔのメモリセルを動作させ、φＧ、は高
いレベルに保ち、φａｈはアース電位まで立下げる。一
方Ｄ ａ １１ あるいは瓦πのメモリセルとＤｂｓ。
あるいは薫−のメモリセルを動作させφＧ、はアース電
位まで立下げ、φａｂｋ高いレベルに保つ。１トランジ
スタＭＯ８メモリにおいてはこの実施例で示したように
、リフレッシュサイクル、Ｓ／Ｎなどの関係からメモリ
アレーを分割し、分割したメモリアＶ−でそれぞれメモ
リセルを動作されることがあり、本実施例によれば、充
放電されるデータ線容量を低減で曖るとともに、その低
減分はどのメモリセルを選択しても等しくすることがで
きる。なお第８図においてｌ１０１ｉ）ｆ：２組設けた
例を示したが、これは２組である必要はなく、１組でも
４組でもすなわち任意の組でもかまわない。
位まで立下げ、φａｂｋ高いレベルに保つ。１トランジ
スタＭＯ８メモリにおいてはこの実施例で示したように
、リフレッシュサイクル、Ｓ／Ｎなどの関係からメモリ
アレーを分割し、分割したメモリアＶ−でそれぞれメモ
リセルを動作されることがあり、本実施例によれば、充
放電されるデータ線容量を低減で曖るとともに、その低
減分はどのメモリセルを選択しても等しくすることがで
きる。なお第８図においてｌ１０１ｉ）ｆ：２組設けた
例を示したが、これは２組である必要はなく、１組でも
４組でもすなわち任意の組でもかまわない。
第９図は本発明の他の実施例で、第８図で示した実施例
において、差動増幅回路８Ａ、ダミーセルＤＭ及びデー
タ線プリチャージ回路をスイッチＳＷ側に配置し、さら
にこれらの回路とメモリセルとの間にスイッチＸＧ、及
びＧｂｋ付加した構成となっている。このスイッチを付
加することにより、例えばＤｌ。あるいはＤａｌｇ に
接続されているメそリセルの読み出し動作時にスイッチ
ＸＧ、。
において、差動増幅回路８Ａ、ダミーセルＤＭ及びデー
タ線プリチャージ回路をスイッチＳＷ側に配置し、さら
にこれらの回路とメモリセルとの間にスイッチＸＧ、及
びＧｂｋ付加した構成となっている。このスイッチを付
加することにより、例えばＤｌ。あるいはＤａｌｇ に
接続されているメそリセルの読み出し動作時にスイッチ
ＸＧ、。
’１ＯＦＦ状態（スイッチＳＷ、は前述したようにＯＮ
状態）とし、８Ａにより信号電圧を増幅した後にＸＧ、
ｔ”ＯＮ状態とする。一方り、ＩｌあるいＦｉＤ、、、
に接続されているメモリセルの読み出し動作時ＦｉＸＧ
、はＯＮ状態を保つ（８Ｗ、はＯＦＦ状態）。Ｘ Ｇ
ｂの動作も同様である。本実施例によれば、第８図で示
した効果（消費′電力の均尋に接続されているメモリセ
ルの読み出し信号電圧を増加させることができ、Ｄａｌ
□Ｄａ＋＋ ＊ Ｄｉ＋ｌｌ ＩＤｂｕ に接続されて
いるメモリセルと同等の読み出し信号電圧を得ることが
できる。
状態）とし、８Ａにより信号電圧を増幅した後にＸＧ、
ｔ”ＯＮ状態とする。一方り、ＩｌあるいＦｉＤ、、、
に接続されているメモリセルの読み出し動作時ＦｉＸＧ
、はＯＮ状態を保つ（８Ｗ、はＯＦＦ状態）。Ｘ Ｇ
ｂの動作も同様である。本実施例によれば、第８図で示
した効果（消費′電力の均尋に接続されているメモリセ
ルの読み出し信号電圧を増加させることができ、Ｄａｌ
□Ｄａ＋＋ ＊ Ｄｉ＋ｌｌ ＩＤｂｕ に接続されて
いるメモリセルと同等の読み出し信号電圧を得ることが
できる。
第１０図は本発明の他の実施例を示すもので、第６図で
示した実施例に、データ線の高電位補償回路Ｉ（ＳＴｔ
−付加した例を示している。このＲ８ＴＨ１例えばｌ５
８ＣＣ’ ８１ Ｔｅｃｈｎｉｃａｌ ＤｉｇｅｓｔＰ
、８５に記載されている回路で構成され、８Ａによる信
号増幅後、高電位側のデータ線のレベルを補償し、充分
な再書き込み電圧を得るためのものである。第１０色に
示したように、Ｒ８Ｔは第５図、第６図で前述した８Ａ
と同様に、８ＷとＹＧの間に配置される。またこの）Ｌ
ＥＴにより得られる再書き込み電圧とアース電位との中
間にデータ線をプリチャージする方式にいたっては、ダ
ミーセルＤＭｋ省くことも可能である。
示した実施例に、データ線の高電位補償回路Ｉ（ＳＴｔ
−付加した例を示している。このＲ８ＴＨ１例えばｌ５
８ＣＣ’ ８１ Ｔｅｃｈｎｉｃａｌ ＤｉｇｅｓｔＰ
、８５に記載されている回路で構成され、８Ａによる信
号増幅後、高電位側のデータ線のレベルを補償し、充分
な再書き込み電圧を得るためのものである。第１０色に
示したように、Ｒ８Ｔは第５図、第６図で前述した８Ａ
と同様に、８ＷとＹＧの間に配置される。またこの）Ｌ
ＥＴにより得られる再書き込み電圧とアース電位との中
間にデータ線をプリチャージする方式にいたっては、ダ
ミーセルＤＭｋ省くことも可能である。
以上第５図から第１０図まで述べてきた実施例は分割し
た各データ線部分のプリチャージレベルが等しい場合に
ついて示したが、それぞれのデータＨ部分のブリチャー
ジノベルが異なっていてもよい。以下にその実施例を示
す。
た各データ線部分のプリチャージレベルが等しい場合に
ついて示したが、それぞれのデータＨ部分のブリチャー
ジノベルが異なっていてもよい。以下にその実施例を示
す。
第１１図はデータ線部分Ｄ０゜、■乙を電位Ｖ。
に、Ｄｏ、Ｄｏｔ ｔ Ｖｔ （Ｖ ｏ＞ Ｖ ｔ ）
にプリチャージする例を示す。第１２図はメモリセルＭ
Ｃ，ｉ選択した場合、第１３図はＭ Ｃｋを選択した場
合の動作波形を示したものである。ＭＣＩｋ選択した場
合に得られる読み出し信号電圧は、Ｍｃｋを選択した場
合のそれに比べ、データ線容量が太きφ分小さくなって
しまう。これにより８Ａにより信号を増幅した後のデー
タ線の高電位側のプリチャージレベルよりの落ち込み量
が大きくなり、再書き込み電圧が小さくなってしまう。
にプリチャージする例を示す。第１２図はメモリセルＭ
Ｃ，ｉ選択した場合、第１３図はＭ Ｃｋを選択した場
合の動作波形を示したものである。ＭＣＩｋ選択した場
合に得られる読み出し信号電圧は、Ｍｃｋを選択した場
合のそれに比べ、データ線容量が太きφ分小さくなって
しまう。これにより８Ａにより信号を増幅した後のデー
タ線の高電位側のプリチャージレベルよりの落ち込み量
が大きくなり、再書き込み電圧が小さくなってしまう。
そこで第１１図で示したように、Ｄｏ。、■−のプリチ
ャージレベルｔ” Ｄｏ ｒ 、 Ｄｏｔのそれより高
くしておくことにより、データ線の高電位側が落ち込ん
でも、両者において等しい再書き込みｘｇｔ−得ること
ができる。本実施例では第１２図、第１３図に示したよ
うに、第７図で示した動作と異なり、スイッチ８Ｗをコ
ントロールする信号φａｌｄプリチャージ動作の間は低
Ｖペルとなり、スイッチ５ＷＦｉＤ０゜、■汎とＤｏ、
、Ｄ、、−とを分離するように動く。
ャージレベルｔ” Ｄｏ ｒ 、 Ｄｏｔのそれより高
くしておくことにより、データ線の高電位側が落ち込ん
でも、両者において等しい再書き込みｘｇｔ−得ること
ができる。本実施例では第１２図、第１３図に示したよ
うに、第７図で示した動作と異なり、スイッチ８Ｗをコ
ントロールする信号φａｌｄプリチャージ動作の間は低
Ｖペルとなり、スイッチ５ＷＦｉＤ０゜、■汎とＤｏ、
、Ｄ、、−とを分離するように動く。
なお第１１図においてトランジスタＱｓ、ｓ ’Ｑ８！
はそれぞれＤｏ。とり、、、 ＤＯ，とＤ譜を等電位に
するためのもので省くこともできる。
はそれぞれＤｏ。とり、、、 ＤＯ，とＤ譜を等電位に
するためのもので省くこともできる。
第１４図は第１１図とは逆にり。Ｉ ＃ Ｉ）ｏｓに高
い電位をプリチャージする例を示す。回路構成は第１０
図で示したものに、ダミーセルＤＭ、。、ＤＭ、。
い電位をプリチャージする例を示す。回路構成は第１０
図で示したものに、ダミーセルＤＭ、。、ＤＭ、。
及びショート用回路５ＣｋＤｏ。、■；側に付加した構
成となっている。第１５図にメモリセルＭＣＩを、第１
６図にＭＣｋｔ”選択した場合の動作波形を示す。以下
にこれを用いて動作を説明する。まずプリチャージ信号
φｐｔ高いレベル（Ｖ＋α）に、φａ’に中間レベルＶ
ｏにし、プリチャージ回路ｐｃ及びショート回路８Ｃに
よりり。、、Ｄｏ、をＶペルＶに、Ｄｏｏ、 Ｄｏｏ’
ｔ （Ｖｏ Ｖｔ ）にプリチャージする。ここでｖＴ
はスイッチＳＷのトランジスタのしきい電圧である。そ
してφＰを立下げた後、今、メモリセルＭＣＩの高レベ
ルを読み出す（第１５図）とすると、Ｘデコーダにより
ワード線Ｗ＋が選択され、ワーードパルスφｗｔが印加
されるとともにダミーワードパルスφＤＷｏがダミーワ
ード線ＤＷ、。に印加され、Ｄｏ。、Ｄｏ。にＤｏ。。
成となっている。第１５図にメモリセルＭＣＩを、第１
６図にＭＣｋｔ”選択した場合の動作波形を示す。以下
にこれを用いて動作を説明する。まずプリチャージ信号
φｐｔ高いレベル（Ｖ＋α）に、φａ’に中間レベルＶ
ｏにし、プリチャージ回路ｐｃ及びショート回路８Ｃに
よりり。、、Ｄｏ、をＶペルＶに、Ｄｏｏ、 Ｄｏｏ’
ｔ （Ｖｏ Ｖｔ ）にプリチャージする。ここでｖＴ
はスイッチＳＷのトランジスタのしきい電圧である。そ
してφＰを立下げた後、今、メモリセルＭＣＩの高レベ
ルを読み出す（第１５図）とすると、Ｘデコーダにより
ワード線Ｗ＋が選択され、ワーードパルスφｗｔが印加
されるとともにダミーワードパルスφＤＷｏがダミーワ
ード線ＤＷ、。に印加され、Ｄｏ。、Ｄｏ。にＤｏ。。
Ｄｏｏ部分の容量とメモリセル容量とで決まる差動信号
が生じる。この差動信号はスイッチＳＷ全通してり。、
、 Ｄ、、−に転送され、その後８Ａによって増幅さ
れる。そしてＲ８ＴによりＤｏ、を再書き込み電圧Ｖま
で復帰させるとともに、φｏｔＶ＋αまで昇圧し、Ｄｏ
ｏをＶまで上げ、再書き込みを行なう。−万ＭＣｋの高
レベルを読み出す（第１６図）時は、φＰを立下げた後
、φＧも立下け、Ｄｏｏとり、、 、 ＤｏｏとＤｏｌ
ヲそれぞれ分離し、ＭＣｋの信号の読み出し、再書き込
みが行なわれる。本実施例では、Ｄｏｏあるいはり。。
が生じる。この差動信号はスイッチＳＷ全通してり。、
、 Ｄ、、−に転送され、その後８Ａによって増幅さ
れる。そしてＲ８ＴによりＤｏ、を再書き込み電圧Ｖま
で復帰させるとともに、φｏｔＶ＋αまで昇圧し、Ｄｏ
ｏをＶまで上げ、再書き込みを行なう。−万ＭＣｋの高
レベルを読み出す（第１６図）時は、φＰを立下げた後
、φＧも立下け、Ｄｏｏとり、、 、 ＤｏｏとＤｏｌ
ヲそれぞれ分離し、ＭＣｋの信号の読み出し、再書き込
みが行なわれる。本実施例では、Ｄｏｏあるいはり。。
に接続されているメモリセルの読み出しにおいても、Ｓ
Ａにより増幅される差動信号ｋＤｏＩあるいはＤｏｌの
メモリセルと同程度に大きくできる利点がある。阻し本
実しない。
Ａにより増幅される差動信号ｋＤｏＩあるいはＤｏｌの
メモリセルと同程度に大きくできる利点がある。阻し本
実しない。
第１７図は以上述べてきた実施例と異なり、スイッチＳ
Ｗを２つの信号φＯ１＋φＧ、によりコントロールした
例を示す。構成は第６図で示した構成において、スイッ
チＳＷを２本の制御線ＧＣ，。
Ｗを２つの信号φＯ１＋φＧ、によりコントロールした
例を示す。構成は第６図で示した構成において、スイッ
チＳＷを２本の制御線ＧＣ，。
ＧＣ２により側御し、Ｄｏｏ、Ｄｏ０側にも差動増幅器
、Ｉ ／（１１，スイッチＹＧｔ−配置している。また
り。ｏ、Ｄｏ。に接続されるメモリセルの数を等しくシ
、ダミーセル容量をメモリセル容量と等しく、いわゆる
フルサイズダミーセル方式を用いている。
、Ｉ ／（１１，スイッチＹＧｔ−配置している。また
り。ｏ、Ｄｏ。に接続されるメモリセルの数を等しくシ
、ダミーセル容量をメモリセル容量と等しく、いわゆる
フルサイズダミーセル方式を用いている。
第１８図にメモリセルＭＣ，の高レベルを読み出す時の
動作波形を示す。同図に示すように信号を読み出す際に
ダミーセル側のデータ線に接続されているスイッチのゲ
ート（ＧＣりｔ−高いレベルに保ち（第１８図ではφＧ
Ｍ）、ダミーセル側のデータ線容量をメモリセル側の２
倍とすることにより、参照信号電圧を得ている。その後
８Ａによる増幅前にφＧ、も低いレベルに立下げ、デー
タ線容量の不平衡をとりさった後に信号の増幅を行なう
。
動作波形を示す。同図に示すように信号を読み出す際に
ダミーセル側のデータ線に接続されているスイッチのゲ
ート（ＧＣりｔ−高いレベルに保ち（第１８図ではφＧ
Ｍ）、ダミーセル側のデータ線容量をメモリセル側の２
倍とすることにより、参照信号電圧を得ている。その後
８Ａによる増幅前にφＧ、も低いレベルに立下げ、デー
タ線容量の不平衡をとりさった後に信号の増幅を行なう
。
Ｍ Ｃｈの読み比しも同様にして行なう。本実施例では
このようにフルサイズダミーセルを使用できることが利
点である。なお第１８図ではＭＣＩだけを動作させた場
合を示したが、Ｍ Ｃｋも同時に動作させることも可能
である。
このようにフルサイズダミーセルを使用できることが利
点である。なお第１８図ではＭＣＩだけを動作させた場
合を示したが、Ｍ Ｃｋも同時に動作させることも可能
である。
さてこれまで２交点セルを用いた実施例を示したが、デ
ータ対線が空間的に離れている方式のセル（ｏｐｅｎ
ｂｉｔｌｉｎｅ ａｒｒａｎｇｅｍｅｎｔあるいは１交
点セルと称す）で構成されたメモリに対しても本発明は
適用可能である。その−例ｔ−第１９図に示す。第１９
図゛は２交点セルの実施例である第５図に対応するもの
である。同図において、データ対線が８Ａｔ−中心に左
右に拡がっているため、データ線を分割するスイッチ８
Ｗ （ＳＷＬ、５ＷＲ）４左右に拡がり、このスイッチ
をコントロールスル信号線（ＧＣＬ、０ＣＲ）がそれぞ
れのスイッチについて必要となる。本発明によれば、１
交点セルにおいても２交点セルで述べてきたように、消
費電力の低減ができる。
ータ対線が空間的に離れている方式のセル（ｏｐｅｎ
ｂｉｔｌｉｎｅ ａｒｒａｎｇｅｍｅｎｔあるいは１交
点セルと称す）で構成されたメモリに対しても本発明は
適用可能である。その−例ｔ−第１９図に示す。第１９
図゛は２交点セルの実施例である第５図に対応するもの
である。同図において、データ対線が８Ａｔ−中心に左
右に拡がっているため、データ線を分割するスイッチ８
Ｗ （ＳＷＬ、５ＷＲ）４左右に拡がり、このスイッチ
をコントロールスル信号線（ＧＣＬ、０ＣＲ）がそれぞ
れのスイッチについて必要となる。本発明によれば、１
交点セルにおいても２交点セルで述べてきたように、消
費電力の低減ができる。
さらに本発明はデータ線を細分化し、それぞれにＩ１０
＆を配置したようなメモリアレー構成（例えば特ｆａ５
６−８１０４２ 、特願５７−１２５６８７゜％顧５８
−４１６２）に対しても適用可能で、第２０図にその一
例を示す。同図に示すように、分割したデータ線に、Ｙ
デコーダとＸドライバによる出力制御信号ＹＣで？Ｊ御
されるスイッチＹＧが設けられ、ｌ１０１＃Ａとの間で
データの授受が行なわれる。また分割された各データ線
はＸデコーダとＸドライバによる出力制御信号＃ＧＣで
制御されるスイッチＳＷによりさらに分割され、選択さ
れたメモリセルがどちらのデー５８９分（例えばＤｏｏ
ｏ ＋ Ｄｎｏｔ ）に接続されているかによってスイ
ッチＳＷを開閉し、消費電力の低減を図ったものである
。また本実施例においても、第３図あるいは第４図で示
したワード線の選択とスイッチの開閉との関［−拡張し
、本実施例に適用することにより、消費電力を低減する
とともに、その低減分にどのメモリセルを選択しても等
しくすることができる。なお第２０図において、Ａはア
ドレス信号ｔ−１ＲＷＣはリード・ライトコントロール
回路を示している。
＆を配置したようなメモリアレー構成（例えば特ｆａ５
６−８１０４２ 、特願５７−１２５６８７゜％顧５８
−４１６２）に対しても適用可能で、第２０図にその一
例を示す。同図に示すように、分割したデータ線に、Ｙ
デコーダとＸドライバによる出力制御信号ＹＣで？Ｊ御
されるスイッチＹＧが設けられ、ｌ１０１＃Ａとの間で
データの授受が行なわれる。また分割された各データ線
はＸデコーダとＸドライバによる出力制御信号＃ＧＣで
制御されるスイッチＳＷによりさらに分割され、選択さ
れたメモリセルがどちらのデー５８９分（例えばＤｏｏ
ｏ ＋ Ｄｎｏｔ ）に接続されているかによってスイ
ッチＳＷを開閉し、消費電力の低減を図ったものである
。また本実施例においても、第３図あるいは第４図で示
したワード線の選択とスイッチの開閉との関［−拡張し
、本実施例に適用することにより、消費電力を低減する
とともに、その低減分にどのメモリセルを選択しても等
しくすることができる。なお第２０図において、Ａはア
ドレス信号ｔ−１ＲＷＣはリード・ライトコントロール
回路を示している。
以上、本発明の実施例をい（つか述べたが、本発明の適
用範囲はここで述べた実施例に限定されず、発明の思想
を逸脱しない範囲で種々変更可能なことは言うまでもな
い。例えばここではｎチャネルＭＯ８）ランジスタで構
成した場合について、説明したが、使用する信号の電位
関係をすべて逆にすることにより、ＰチャネルＭＯＳト
ランジスタで構成することも可能である。また０ＭＯ８
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ ＯＳ ）により構
成されたメモリについても適用可能である。さらにここ
では１トランジスタＭＯ８メモリを例にして説明したが
、フリップフロップ型のメモリセルなとで構成されたい
わゆるスタティックメモリ（例えばｌ８８００８３ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ Ｐ、 ６６に記載さ
れている）やＲＯＭ（例えばｌ８ＳＣＣ８３Ｔｅｃｈｎ
ｉｃａｌＤｉｇｅｓｔ Ｐ、 １６８に記載されている
ＥＢＦＲＯＭなど）あるいはこれらのメモリを同一チッ
プ内に搭載したマイクロプロセッサなどについても、本
発明により消費電力の低減が可能である。その−例とし
て第２１図はスタティックメモリに対する本発明の一実
施例を示す。ＰＩ３図に示すように７リツプフロツプで
構成されたメモリセルが多数接続されているデータ対線
を、信号ｌｆＭＧＣにより劃−されるスイッチＳＷによ
り分割し、メモリセルＭＣｋがワードＩｆ！ＡＷｋによ
り選択された場合、ＳＷをＯＦＦ状態とし、一方メモリ
セルＭ Ｃ＋が選択された場合、５ＷｔＯＮ状態にする
ことで、１トランジスタＭＯ８メモリと同様に消費電力
の低減が図れる。
用範囲はここで述べた実施例に限定されず、発明の思想
を逸脱しない範囲で種々変更可能なことは言うまでもな
い。例えばここではｎチャネルＭＯ８）ランジスタで構
成した場合について、説明したが、使用する信号の電位
関係をすべて逆にすることにより、ＰチャネルＭＯＳト
ランジスタで構成することも可能である。また０ＭＯ８
（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍ ＯＳ ）により構
成されたメモリについても適用可能である。さらにここ
では１トランジスタＭＯ８メモリを例にして説明したが
、フリップフロップ型のメモリセルなとで構成されたい
わゆるスタティックメモリ（例えばｌ８８００８３ Ｔ
ｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ Ｐ、 ６６に記載さ
れている）やＲＯＭ（例えばｌ８ＳＣＣ８３Ｔｅｃｈｎ
ｉｃａｌＤｉｇｅｓｔ Ｐ、 １６８に記載されている
ＥＢＦＲＯＭなど）あるいはこれらのメモリを同一チッ
プ内に搭載したマイクロプロセッサなどについても、本
発明により消費電力の低減が可能である。その−例とし
て第２１図はスタティックメモリに対する本発明の一実
施例を示す。ＰＩ３図に示すように７リツプフロツプで
構成されたメモリセルが多数接続されているデータ対線
を、信号ｌｆＭＧＣにより劃−されるスイッチＳＷによ
り分割し、メモリセルＭＣｋがワードＩｆ！ＡＷｋによ
り選択された場合、ＳＷをＯＦＦ状態とし、一方メモリ
セルＭ Ｃ＋が選択された場合、５ＷｔＯＮ状態にする
ことで、１トランジスタＭＯ８メモリと同様に消費電力
の低減が図れる。
以上述べたように、本発明によれは、高集積にもかかわ
らず、消費電力の小さいメモリが実現できる。
らず、消費電力の小さいメモリが実現できる。
第１図は従来の半導体記憶装置の構成図、第２図から第
２１図は夫々本発明の詳細な説明する図である。 ＭＣ・・・メモリセル、ＤＭ・・・ダミーセル、ｄ、？
ｒ。 Ｄ、Ｄ・・・データ線、Ｗ・・・ワード線、ＤＷ・・・
ダミーワード線、ＸＤ・・・Ｘデコーダ、Ｘドライバ、
ＹＤ・・・Ｘデコーダ、Ｙドライバ、Ｉｌｏ、ｌ１０−
・・・入出力線（ＩｌｏｆＩＭ）、ＹＣ・・・Ｙドライ
バ出力線、ＳＡ・・・差動増幅回路、ＰＣ・・・データ
線プリチャージ回路、ＲＡＴ・・・データ線高電位補償
回路、ＳＣ・・・ショート回路、ＹＧ・・・ｌ１０ｆ３
！接続スイツチ、第 ｌ 国 第 ２ ］ 第 ５ 目 ％ 第 ６１！ｌ 第 ８１！ｌ 第 ９ 日 第 １ｏ 図 第 ／ｌ 囚 第 １４ 日 第 ｌ占 目 第 ７６Ｉｎ 第 １７ 日 時間 第 ｌ？ 日 λし Ｋσ 第 ２１ 幻 第１頁の続き ０発 明 者 伊 藤 清 男 国分寺市東恋ケ窪１央
研究所内 下目２８幡地 株式会社日立製作所中
２１図は夫々本発明の詳細な説明する図である。 ＭＣ・・・メモリセル、ＤＭ・・・ダミーセル、ｄ、？
ｒ。 Ｄ、Ｄ・・・データ線、Ｗ・・・ワード線、ＤＷ・・・
ダミーワード線、ＸＤ・・・Ｘデコーダ、Ｘドライバ、
ＹＤ・・・Ｘデコーダ、Ｙドライバ、Ｉｌｏ、ｌ１０−
・・・入出力線（ＩｌｏｆＩＭ）、ＹＣ・・・Ｙドライ
バ出力線、ＳＡ・・・差動増幅回路、ＰＣ・・・データ
線プリチャージ回路、ＲＡＴ・・・データ線高電位補償
回路、ＳＣ・・・ショート回路、ＹＧ・・・ｌ１０ｆ３
！接続スイツチ、第 ｌ 国 第 ２ ］ 第 ５ 目 ％ 第 ６１！ｌ 第 ８１！ｌ 第 ９ 日 第 １ｏ 図 第 ／ｌ 囚 第 １４ 日 第 ｌ占 目 第 ７６Ｉｎ 第 １７ 日 時間 第 ｌ？ 日 λし Ｋσ 第 ２１ 幻 第１頁の続き ０発 明 者 伊 藤 清 男 国分寺市東恋ケ窪１央
研究所内 下目２８幡地 株式会社日立製作所中
Claims (1)
- １、複数のデータ線群とワード線群、上記データ線とワ
ード線の交点に配置されたメモリセル群、前記データ線
群に共通な入出力線、上記入出力線と前記データ線群と
の接続を行なう第１のスイッチ回路を有する半導体記憶
装置において、前記データ線を複数のデータ線部分群に
分割する少なくとも１個以上の第２のスイッチ回路を設
け、選択されたメモリセルと前記入出力線との接続に関
与するデータ線部分群から、上記接続に関与しないデー
タ線部分群を前記第２のスイッチ回路の開閉により分離
することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058269A JPH0743925B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058269A JPH0743925B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60202596A true JPS60202596A (ja) | 1985-10-14 |
| JPH0743925B2 JPH0743925B2 (ja) | 1995-05-15 |
Family
ID=13079454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058269A Expired - Lifetime JPH0743925B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743925B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234295A (ja) * | 1984-05-04 | 1985-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| KR19980081026A (ko) * | 1997-04-03 | 1998-11-25 | 윌리엄비.켐플러 | 저전력 라인 시스템 및 방법 |
| US6710991B2 (en) | 2002-05-28 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Electrostatic-breakdown-preventive and protective circuit for semiconductor-device |
| US6940739B2 (en) | 1995-08-31 | 2005-09-06 | Hitachi, Ltd. | Semiconductor memory device |
-
1984
- 1984-03-28 JP JP59058269A patent/JPH0743925B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60234295A (ja) * | 1984-05-04 | 1985-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| US6940739B2 (en) | 1995-08-31 | 2005-09-06 | Hitachi, Ltd. | Semiconductor memory device |
| KR19980081026A (ko) * | 1997-04-03 | 1998-11-25 | 윌리엄비.켐플러 | 저전력 라인 시스템 및 방법 |
| US6710991B2 (en) | 2002-05-28 | 2004-03-23 | Oki Electric Industry Co., Ltd. | Electrostatic-breakdown-preventive and protective circuit for semiconductor-device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743925B2 (ja) | 1995-05-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |