JPH0743931B2 - リフレツシユ制御手段付メモリ−・システム - Google Patents

Description

【発明の詳細な説明】 技術分野 この発明はリフレッシュを要求するタイプのランダム・
アクセス・メモリー装置を含む種類のメモリー・システ
ムに関し、そのメモリー装置は複数のメモリー・ブロッ
クに配置され、複数のブロック選択信号を供給するよう
にしたメモリー制御手段を含む。

背景技術 この種のメモリー・システムは米国特許明細書第4.486,
860号から知ることができる。この公知のシステムによ
ると、複数のブロックに配置されたメモリー・セルと、
センス増幅器と、ワード・ドライバなどその他のものを
含む。アクセス・モード中は要求する行を含むブロック
のみがドライバされるのに対し、リフレッシュ・モード
中はすべてのブロックがドライブされる。

発明の開示 この発明の目的は、動作能力が強化されたメモリー・シ
ステムを提供することである。

従って、この発明によれと、各前記メモリー・ブロック
は各々が夫々ブロックのメモリー装置のリフレッシュか
ら独立して接続されたメモリー装置をリフレッシュする
ようにしたリフレッシュ制御手段を含む夫々のブロック
制御手段を含み、各前記ブロックのリフレッシュ制御手
段は前記接続されたメモリー・ブロックがその対応する
ブロック選択信号によって選択されないときにはその接
続されたメモリー装置のためにリフレッシュ動作を実行
するように動作することができるようにしたメモリー・
システムを提供するものである。

この発明によるメモリー・システムでは、そのブロック
がそれに対応するブロック選択信号によって選択されな
いときにそのブロックに対してリフレッシュを行い、そ
の対応するブロック選択信号によって選択されているブ
ロックに対してはメモリー・アクセスを行うようにして
いる。従って、全体として非常に効率のよいメモリー動
作を達成することができる。

この発明の好ましい実施例においては、そのメモリー・
サブシステムはページ・モード，インテル・リップルモ
ード（Intel Ripplemode;後述する），スタテック列モ
ード又は類似する動作モードを使用することができるラ
ンダム・アクセス・メモリー（RAM）装置を組入れたブ
ロックで構成される。夫々のメモリー・ブロックにおい
ては、アドレス・バスはアドレス信号値の上位桁を表示
する行アドレスと、アドレス信号値の下位桁を表示する
列アドレスに区分けされ、通常の長アクセス・モード動
作の他に、行アドレスを前回アクセス時のアドレスに保
持し、行アドレスのみを設定することにより同じ行のRA
Mメモリーに対する順次的なアクセスを行う短サイクル
・モード動作が可能である。この方法により、全体的に
より速い動作を達成することができる。この発明の好ま
しい実施例では、各ブロックに共同する最終行レジスタ
が使用され、そのブロックのRAM装置にストローブされ
た最終行のアドレスを記憶している。又、各ブロックと
共同する比較回路が設けられ、現メモリー動作の行アド
レスを最終行レジスタのアドレスと比較し、選択された
ブロックに対する比較の結果、現メモリー・サイクルの
ために長サイクルが必要か又は短サイクルでよいかを決
定する。

この実施例では、リフレッシュ・ウインドウの開始時に
使用されていないすべてのブロックはリフレッシュさ
れ、リフレッシュ・ウインドウの開始時に使用されてい
るブロックはそれ以上使用されなくなるまでリフレッシ
ュが防止される。しかし、どのブロックもリフレッシュ
・ウインドウ中継続して使用される場合、そのメモリー
動作は中断されてリフレッシュされ、データを失なわな
いようにする。

そのブロックの次の動作で同じ行をアドレスするという
可能性も大きいだろうが、そのリフレッシュ動作はペー
ジ・モード，インテル・リップルモード，スタテック列
モード又は類似する動作モードによるRAM装置の最終行
のステータスを破壊することになるので、この実施例は
そのブロックの最終行レジスタにあるメモリー装置のア
ドレスに最終行を再設定する再設定（RE−ES）サイクル
を使用する。再設定動作は、そのブロックがそのブロッ
クのリフレッシュ動作の終了前に選ばれない場合には、
リフレッシュ動作の直後に発生する。そのブロックがそ
のように選ばれた場合には、通常の長サイクルがとら
れ、この動作でアドレスされている行をストローブす
る。今、ブロックが再設定動作中であり、臨界時前に選
ばれた場合、この装置は再設定動作を通常の長サイクル
動作に変換する。

図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発明
の一実施例を説明する。

第１図は、この発明のデータ処理システムのブロック図
である。

第２図は、第１図のメモリー・ブロックのブロック図で
ある。

第３図は、第２図のメモリー・ブロックのメモリー・チ
ップの１つの種々の信号の波形図である。

第４図は、第２図のブロック制御回路のRAS制御回路の
ブロック図である。

第５図は、ブロック制御回路の変更行表示回路のブロッ
ク図である。

第６図は、ブロック制御回路のマルチプレクサ制御回路
のブロック図である。

第７図は、ブロック制御回路の負荷レジスタ回路のブロ
ック図である。

第８図は、ブロック制御回路のRAS′信号制御回路のブ
ロック図である。

第９図は、ブロック制御回路のWE′信号制御回路のブロ
ック図である。

第10図は、ブロック制御回路のCAS′信号制御回路のブ
ロック図である。

第11図は、ブロック制御回路のサイクル終了信号制御回
路のブロック図である。

第12図は、ブロック制御回路のリフレッシュ制御回路の
ブロック図である。

第13図は、ブロック制御回路のCAS−WE禁止信号制御回
路のブロック図である。

第14図は、ブロック制御回路の再設定（RE−ES）回路の
ブロック図である。

発明を実施するための最良の形態 第１図は、メモリー・サブシステム・コントローラ10及
び複数のブロック14を含むメモリー12を有するこの発明
のデータ処理システムのブロック図である。メモリー・
バス11はメモリー12をプロセッサ,I/Oコントローラ，又
はメモリー動作を実行させることができる他のユニット
に接続する手段を提供する。アドレス及び制御バス16は
メモリー・サブシステム・コントローラ10と各メモリー
・ブロック14との間を接続してメモリー動作を制御する
アドレス信号及び制御信号を送信する。データ・バス18
は、これもメモリー・サブシステム・コントローラ10と
各メモリー・ブロック14との間に接続され、アドレス及
び制御信号で指定したデータを送信する。

以下、説明するように、メモリー12は便宜的な大きさの
ブロック14（第１図では、ブロック１〜ブロック４と指
定した４つのブロック）に分けられる。各ブロック14は
各個々のブロック14とメモリー・サブシステム・コント
ローラ10との間に各自己のブロック選択ライン20を持
つ。メモリー動作、例えば読出又は書込動作が発生した
ときに、メモリー・サブシステム・コントローラ10はバ
ス16を介してすべてのブロック14に適当なアドレス及び
制御信号を出力し、適切なブロック選択ライン20を作動
することによって希望するブロックを選択する。

この構造の利点の１つは、実際に希望するメモリー動作
を行うことを要求されるメモリー・ブロックは１つであ
り、残りは遊びであるという事実を利用することであ
る。メモリー・ブロック14が周期的にリフレッシュしな
ければならない揮発性メモリー素子から成る場合、デー
タ処理システムに影響を与えることなく、遊びのメモリ
ー・ブロックにリフレッシュ動作を行うことができる。
自由走行クロック22を使用し、刻時バス60を介して各メ
モリー・ブロックに接続され、以下で説明するように、
各メモリー・ブロック14に刻時パルスを供給する。

第２図は、第１図のクロック22と共にメモリー・ブロッ
ク14の１つを示すブロック図である。各メモリー・ブロ
ック14はブロック制御回路24（その各要素は後に説明す
る）、最終行レジスタ26、比較回路28、MUXで指示され
ているマルチプレクサ30、及び複数のメモリー集積回路
チップ32を含む。第１図のメモリー・ブロック14に図の
ように接続されているアドレス及び制御バス16はリフレ
ッシュ行アドレス・バス34、システム列アドレス・バス
36、システム行アドレス・バス38、リフレッシュ・ウイ
ンドウ導体40、リフレッシュ・スタート導体42、システ
ム書込導体44、及びサイクル終了導体46などを含む。第
２図でブロックＮ選択と指定した第１図のブロック選択
導体20は第２図の特定のメモリー・ブロック14のために
設けられた。第１図のデータ・バス18は第２図でシステ
ム・データと指定した複数導体データ・バスである。

ここで第２図に基づいて、各メモリー・ブロック内にお
ける各コンポーネントの動作と信号の内容について説明
する。

夫々のメモリー・ブロック内においては、リフレッシュ
・スタート信号とともに、アドレス信号上位桁の９ビッ
トのリフレッシュ行アドレス信号（34）を受信した場合
は、RAMメモリーの記憶保持のためのリフレッシュ動作
が、行アドレス単位で行われる。第１図に示すメモリー
制御手段（10）は、リフレッシュ動作の如何に拘わりな
く、要求する任意のシステム・アドレスをアクセスす
る。該制御手段（10）からアクセスされたシステム・ア
ドレスの内、上位桁の９ビットのシステム行アドレス
（38）は、最終行レジスタ（26）と比較器（28）に入力
される。最終行レジスタ（26）は、第７図に示す負荷信
号の立ち上がりのタイミングにより該システム行アドレ
ス（38）をロードするとともに、それをマルチプレクサ
（30）に出力する。比較器（28）は、次にアクセスされ
たシステム行アドレス（38）の値と前回アクセス時のシ
ステム行アドレス（38）の値を比較する。比較の結果
は、信号線54を介してブロック制御（24）に出力され
る。該出力信号は、「比較′」信号としてブロック制御
（24）の内部で使用される。第５図に示すとおり、前記
比較の結果が一致しない場合には、「行変更」信号が
“ハイ”となる。該「行変更」信号はリフレッシュ信号
が入力された場合も立上がる。ブロック制御（24）は、
メモリ・ブロック（14）内の全ての制御を司る。CPU側
からメモリー制御手段（10）を介してアクセスされたア
ドレス・データが、管轄するメモリー・ブロック内のも
のであるか、リフレッシュ動作を必要とする場合には、
ブロック制御（24）は、メモリー装置（32）に対してア
ドレス信号をストローブするための各種タイミング信号
及び制御信号を供給する。ブロック制御（24）は、「MU
X選択１」信号及び「MUX選択２」信号を、信号線50を介
してマルチプレクサ（30）に供給する。第６図に示すよ
うに、マルチプレクサ（30）は、前記「MUX選択１」信
号が“ハイ”であればリフレッシュ行アドレス（34）
を、「MUX選択２」信号が“ハイ”であれば、システム
行アドレス（38）を、それぞれメモリー装置（32）に選
択的に供給する。メモリー装置（32）が該アドレス信号
を取り込むタイミングはブロック制御（24）から供給さ
れるストローブ信号の立ち下がり時に行われる。通常の
メモリー・アクセスとリフレッシュ動作が行アドレス単
位で一致した場合は、リフレッシュ動作が優先し、リフ
レッシュ動作終了後、メモリ制御手段（10）内の再設定
制御手段が前回アクセス時の最後のシステム行アドレス
値を最終行レジスタ（26）に再設定することによりメモ
リー装置（32）に対するシステム行アドレス・アクセス
が再開継続される。

マルチプレクサ30は、以下で説明するように、制御バス
50を介してブロック制御回路24から送信されたマルチプ
レクサ選択制御信号に従い、リフレッシュ行アドレス・
バス34、システム列アドレス・バス36、又は最終行レジ
スタ26からのアドレスを多重送信する。ブロック制御回
路24から最終行レジスタ26への負荷導体52はバス38から
レジスタ26へのシステム行アドレスの負荷を制御する。
比較回路28は最終行レジスタ26のアドレスとシステム行
アドレス・バス38のアドレスとを比較して、導体54を介
してブロック制御回路24に信号“比較′”を出力する。
信号“比較′”は両アドレスが等しくないときには“ハ
イ”であり、等しいときには“ロー”である。

列アドレス・ストローブ（CAS′），行アドレス・スト
ローブ（RAS′）及び書込エネーブル（WE′）の各信号
は、後に説明するように、制御バス58を介してブロック
制御回路24からメモリー・チップ32に送信され、チップ
32の種々メモリー動作を制御する。各種メモリー集積回
路チップ32は、公知であるからこれ以上説明しない方法
により、制御バス58からの制御信号の制御のもとに、ア
ドレス・バス36,38から供給されたチップ32のアドレス
に、例えば、ワード又は記憶されている指令などのビッ
トを供給し又は記憶するように構成されている。

クロック22は刻時バス60を介して各メモリー・ブロック
14に４つの不重複刻時パルスT1〜T4を出力する。遅延回
路61,62,63,64はバス60のT1導体に接続され、夫々遅延
時間パルスRA,RB,W及びＣを発生する。RAはメモリー動
作前にRAS′ラインの変更の開始をマークし、RBはRAS′
ラインの変更の終了をマークし、Ｃは列アドレスが提供
されているということをメモリー・チップ32に表示する
ためにCAS′信号のドロップをマークし、Ｗは書込動作
を発生するべきであるということをメモリー・チップ32
に表示するためにWE′信号のドロップをマークする。回
路61〜64の時間遅延の正確な値は使用されるメモリー・
チップの設計要求に従う。

この発明の好ましい実施例では、メモリー・チップ32は
Santa Clara,CaliforniaのIntel Corporationから入手
できる最新情報に記載されているIntel51C256−15ダイ
ナミック・ランダム・アクセス・メモリー（RAM）装置
である。この実施例の各T1〜T4は不重複波形であり、そ
の各波形は３ナノ秒の立上り時間、５ナノ秒の“ハイ”
時間、３ナノ秒の立下り時間、及び54ナノ秒の“ロー”
期間で合計65ナノ秒を有する。RAはT1の立上り後10ナノ
秒からT1の立上り後30ナノ秒までの期間“ハイ”である
波形を持つ。同様に、RBはT1の立上り後25ナノ秒から45
ナノ秒まで“ハイ”であり、ＣはT1の立上り後10ナノ秒
から50ナノ秒まで“ハイ”であり、ＷはT1の立上り後５
ナノ秒から50ナノ秒まで“ハイ”である。しかし、他の
メモリー・チップを使用した場合、各種タイミング・パ
ルスのタイミングは使用するチップの設計に従って変化
する。RA,RB,C及びＷタイミング・パルスはバス60を介
して各メモリー・ブロック14にも供給される。

リフレッシュ・ウインドウ導体40の信号“リフレッシュ
・ウインドウ”は、終了したときに、データを失なわず
にメモリー・チップ32をリフレッシュするに十分な時間
を残す幅を持つパルスのパルス列を含む。後に説明する
ように、ブロック制御回路24は、メモリー・ブロック14
が選択されていない場合、“リフレッシュ・ウインド
ウ”中、メモリー・チップ32の可能な範囲をリフレッシ
ュする回路を含み、もしメモリー・ブロック14が全リフ
レッシュ・ウインドウ中選択されたままであれば、メモ
リー・チップ32は“リフレッシュ・ウインドウ”期間の
終了直後でデータを失う前にリフレッシュされる。

メモリー・チップ32のこの動作を更に説明する。第３図
はメモリー書込動作を実行するためのメモリー・チップ
32の１つの各種信号を表わす波形図である。波形61はメ
モリー・チップの“行”アドレスを選択するための“RA
S′”信号の波形である。多くのメモリー動作では、メ
モリー動作を行う前に“RAS′”ラインをプリチャージ
する必要がある。第３図に示すように、RAは“RAS′”
信号が“ハイ”になってプリチャージを開始することを
示し、RBは“RAS′”信号が“ロー”になってメモリー
・チップのアドレス端子のアドレスが“行”アドレスで
あることを示すときを指す。故に、RAとRB間の時間はプ
リチャージ期間である。“RAS′”信号はRBで“ロー”
になった後は、残りのメモリー動作期間中“ロー”であ
ることに注意しよう。

波形62はメモリー・チップの列アドレスを選択する“CA
S′”信号の波形である。“CAS′”信号はＣで“ロー”
になり、メモリー・チップのアドレス端子のアドレスは
列アドレスであるということをメモリー・チップに知ら
せる。波形63,64はメモリー・チップのアドレス端子の
信号のエンベロープを表わす。行アドレス65は“RA
S′”信号が“ロー”になる前にメモリー・チップのア
ドレス端子に供給され、行アドレスを適当にメモリー・
チップが受入れたことを保証するに十分な時間保持され
る。次に、列アドレスは“CAS′”信号がＣでドロップ
する前にメモリー・チップのアドレス端子に供給され、
メモリー・チップが適当に列アドレスを受入れたという
ことを保証するに十分な時間保持される。波形67は“W
E′”信号の波形である。“WE′”信号はＷで“ロー”
になり、メモリー・チップに書込動作を発生するという
ことを知らせる。波形68,69はメモリー・チップのデー
タイン端子における信号のエンベロープを示す。第３図
は書込動作を例示するので、メモリー・チップのアドレ
スされた場所に書込むべきデータをデータイン端子に供
給する。この場合、データアウト信号70は高インピーダ
ンス・レベルに維持される。メモリー動作が読出しの場
合、“WE′”信号は“ハイ”に維持され、メモリー・チ
ップのアドレスされた場所に記憶されているデータがデ
ータアウト端子に現われる。

第２図のメモリー・ブロック14の好ましいメモリー・チ
ップ32は、連続する動作が同じ行に行われるべき場合の
ショート（短）サイクル・モードと、次に続く動作が他
の行に行われるべき場合のロング（長）サイクル・モー
ドの２つの動作モードを実行することができる。好まし
いIntel51C256−15RAM装置では、短サイクル・モードは
Intel商標のリップルモード（Ripplemode）と呼ばれ
る。リップルモードでは、“RAS′”信号は“ロー”に
維持され、希望する列アドレスはメモリー・チップのア
ドレス端子に供給され、“CAS′”信号が“ロー”にさ
れる。“WE′”信号が“ハイ”に保持されると読出が発
生し、正しい時間に“WE′”信号が“ロー”にされると
選ばれた行の示された列に書込が発生する。同じ行の次
のメモリー動作は“RAS′”信号を“ロー”に維持し、
新たな列アドレスを“CAS′”信号でストローブするこ
とによって行われる。

次に、各種メモリー制御信号を発生して、メモリー・チ
ップ32のメモリー動作を効率よく実行するブロック制御
回路24を説明する。

第４〜13図は、第２図のブロック制御回路24の種々の要
素を示す。第４図は該当するブロック・メモリー14の多
くのメモリー動作中、ブロック制御回路24の動作を制御
するRAS制御回路のブロック図である。RAS制御回路の出
力は４つのサイクルを持ち、その各々は夫々自己の出力
信号である“RASフェーズ1",“RASフェーズ2",“RASフ
ェーズ3",及び“RASホーム”を有する。“RASフェーズ
1,2及び3"の各信号は第２図で説明したT1〜T4タイミン
グ・パルスの合計期間を有する。第４図において、アン
ド・ゲート71は２ビット・カウンタ72のクロック入力に
接続された出力を持つ。アンド・ゲート71は以下で説明
するように、“RAS制御”導体に接続され、他の入力は
第２図のバス60からくる“T1"導体73に接続される。２
ビット・カウンタ72の出力は２−４変換器74の入力に接
続される。変換器74の第１の出力75は“RASホーム”信
号を供給し、第2,第３及び第４の出力76〜78は夫々“RA
Sフェーズ1"〜“RASフェーズ3"信号を出力する。インバ
ータ79は“RASホーム”信号を“RASホーム”信号に反転
する。“RAS制御”信号が“ハイ”の間、導体73の各T1
パルスは２ビット・カウンタをカウント・アップする。
それは、次にまず“RASホーム”から開始して“RASフェ
ーズ1"及び以下同様に行うように、出力75〜78を順次
“ハイ”にする。

“RASフェーズ3"はフリップ・フロップ80のリセット入
力に供給され、フリップ・フロップ80のセット入力はオ
ア・ゲート82に接続される。オア・ゲート82の入力は、
後に説明するように、“リフレッシュ",“再設定”及び
“行変更”の各信号を入力する。フリップ・フロップ80
の出力81はアンド・ゲート84の１入力に接続され、フリ
ップ・フロップ80の負出力83はアンド・ゲート86の１入
力に接続される。アンド・ゲート84の他の入力には出力
75からの“RASホーム”信号を受信する。アンド・ゲー
ト86は更に75から“RASホーム”信号を受信し、第２図
のバス60の導体88のT4信号を受信する。アンド・ゲート
84の出力はフリップ・フロップ90のセット入力に接続さ
れ、その出力91は前述の“RAS制御”信号を供給する。
フリップ・フロップ80の負出力83はアンド・ゲート86を
通してフリップ・フロップ90の残りの入力に接続され
る。

第４図のRAS制御回路が“RASホーム“状態にあるときに
は、“RASホーム”信号は“ハイ”であるということを
理解しよう。“リフレッシュ","再設定”又は“行変
更”の各信号のいずれかが“ハイ”になると、フリップ
・フロップ90はセットされ、“RAS制御”信号を“ハ
イ”にする。次の“T1"パルスはアンド・ゲート71をタ
ーンオンし、カウンタ72をカウントアップしてRAS制御
回路の状態を“RASフェーズ1"に変更する。RAS制御回路
はRASサイクルを通して“RASフェーズ3"に達するまでカ
ウントアップする。“RASフェーズ3"信号が“ハイ”に
なると、フリップ・フロップ80をリセットする。“RAS
ホーム”状態に達したときに、“ハイ”のT4信号はアン
ド・ゲート86をターンオンし、フリップ・フロップ90を
リセットし、“RAS制御”信号を“ロー”にする。これ
はアンド・ゲート71がT1でターンオンされるのを防止し
て、アンド・ゲート82に“ハイ”の“リフレッシュ",
“再設定”又は“行変更”信号が到着するまで“RASホ
ーム”信号を“ハイ”に保持する。終りのRASサイクル
は第４図のRAS制御回路の“RASホーム”状態であること
を理解しよう。

又、特定のメモリー・ブロック14で読出又は書込動作が
行われるときは、その特定のメモリー・ブロックのため
の“ブロックＮ選択”信号が“ハイ”になるということ
を理解しよう。その動作が書込みの場合、導体44（第２
図）の“システム書込”信号も“ハイ”になる。

次に、選ばれていない行に書込むためのメモリー・ブロ
ック動作について説明する。第１図のメモリー・バス11
に接続されているいずれかのサブシステムがメモリー・
ブロック14にデータを書込むべきである場合、システム
行アドレスがバス38に供給され、バス36にシステム列ア
ドレスを供給し、適当なブロックＮ選択ライン20の信号
が立上り、ライン44の“システム書込”信号が立上る
（第２図）。比較回路28はバス38のアドレスをレジスタ
26の最終行アドレスと比較して、この場合、それが同一
でないということがわかると、導体54に“比較′”信号
の立上りを供給する。

次に、第５図に移り、第４図のRAS制御回路から“RASホ
ーム”信号と、第２図の導体54の“比較′”信号と、第
２図の導体20の“ブロックＮ選択”信号とのすべてをア
ンド・ゲート92の入力に受信する。アンド・ゲート92の
出力はオア・ゲート94の入力の１つに接続され、その出
力はフリップ・フロップ95のセット入力に接続される。
フリップ・フロップ95の出力96は“行変更”信号を出力
し、負出力97は“行変更′”信号を供給する。フリップ
・フロップ95のリセット入力は第４図の“RASフェーズ
3"出力78に接続される。RAS制御回路がその“RASホー
ム”状態にあり、そのブロックが選ばれ、行アドレスが
最終行アドレスと異なる場合、“行変更”信号が“ハ
イ”となり、“行変更′”信号が“ロー”となる。“ハ
イ”の“行変更”信号は第４図で説明したようにRASサ
イクルを開始する。

第６図において、第５図のフリップ・フロップ95の出力
96からの“行変更”信号をオア・ゲート100の入力に受
信し、その出力をアンド・ゲート102の入力の１つに接
続する。アンド・ゲート102の他の入力は第４図のイン
バータ79からの“RASホーム′”信号と“リフレッシ
ュ′”信号とを受信する。アンド・ゲート102の出力は
マルチプレクサ制御バス50の１導体に接続され、他の導
体は“リフレッシュ”信号を受信する。“リフレッシ
ュ”動作を除くメモリー動作のすべてにおいては、すで
に説明したように、“リフレッシュ”信号は“ロー”で
あり、“リフレッシュ′”信号は“ハイ”である。従っ
て、RASサイクルが“RASフェーズ1"になるとすぐ“RAS
ホーム′”信号が“ハイ”になり、アンド・ゲート102
をターンオンし、マルチプレクサ制御コードを“01"に
し、アドレスを最終行レジスタ26からメモリー・チップ
32（第２図）に多重送信するようマルチプレクサ30を動
作させる。

次に、第７図において、第２図の導体20のブロックＮ選
択及び第４図の出力77の“RASフェーズ2"はアンド・ゲ
ート104の入力に供給され、その出力は最終行レジスタ2
6の負荷を制御する第２図の制御ライン52に接続され
る。ブロックが選択されたときに、第４図の回路のRAS
サイクルが“RASフェーズ2"に達すると、バス38の行ア
ドレスはレジスタ26に負荷される。マルチプレクサ制御
バス50はコード“01"（第６図を見よ）を供給して、レ
ジスタ26に負荷されたアドレスを第２図のメモリー・チ
ップ32のアドレス端子に多重化出力するということを思
い出そう。従って、現“RASフェーズ2"のT1では、メモ
リー・チップにシステム行アドレスを供給するだろうと
いうことを理解するべきである。

第８図において、第４図の出力76の“RASフェーズ1"と
第２図の遅延回路616のRAとをアンド・ゲート106の入力
に受信する。第４図の出力77の“RASフェーズ2"と、第
２図の遅延回路62のRBとはアンド・ゲート108の入力に
受信される。アンド・ゲート106の出力はフリップ・フ
ロップ110のセット入力に接続され、アンド・ゲート108
の出力はそのリセット入力に接続される。フリップ・フ
ロップ110の出力111は第２図の制御バス58を介して送信
される制御信号の“RAS′”信号を供給する。フリップ
・フロップ110の負出力112は“RAS"信号を出力する。RA
Sサイクルの“RASフェーズ1"状態中のRAにおいて、アン
ド・ゲート106はターンオンして、“RAS′”信号を“ハ
イ”にし（第３図のRA）、RASサイクルの“RASフェーズ
2"状態中、RBにおいて、アンド・ゲート108はターンオ
ンして“RAS′”信号を“ロー”にする（第３図のRB）
ということがわかる。“RASフェーズ2"の開始（T1）に
おいて、最終行レジスタのシステム行アドレスはメモリ
ー・チップのアドレス端子に供給される。“RASフェー
ズ2"のT1後の指定した遅延の後（第２図の遅延回路62で
決定される）、“RAS′”信号が“ハイ”となり、新た
な行アドレスを選ばれたブロックのメモリー・チップに
ストローブする。

第５図において、第４図の回路のRASサイクルの“RASフ
ェーズ3"に達したときに、フリップ・フロップ95がリセ
ットされ、“行変更”信号が“ロー”となり、“行変
更′”信号が“ハイ”となる。第６図において、“ハ
イ”になった“行変更′”がオア・ゲート100をターン
オフし、それがアンド・ゲート102をターンオフし、マ
ルチプレクサの制御コードを“00"に変える。これは、
第２図のマルチプレクサ30にバス36のシステム・アドレ
スをメモリー・チップ32のアドレス端子に多重化出力さ
せる。

第９図において、ナンド・ゲート114の夫々の入力のす
べてが第２図の導体44の“システム書込”信号，第２図
の導体20の“ブロックＮ選択”信号，後に説明する“CA
S−WE禁止”信号，第４図の出力75の“RASホーム”信号
及び第２図の遅延回路64からの“W"信号を受信したもの
とする。上記のように、“CAS−WE禁止”信号はこの動
作では“ハイ”とする。RASサイクルの最後のサイクル
であると説明した“RASホーム”状態中のＷにおいて、
そのブロックが選ばれ、書込が行われる場合、“WE′”
信号が“ロー”となる（第３図のＷを見よ）。

第10図において、ナンド・ゲート116のそれぞれの入力
が第４図の出力75の“RASホーム”信号，第２図の遅延
回路63の“C"信号，第２図の導体20の“ブロックＮ選
択”信号，及び“CAS−WE禁止”信号のすべてを受信し
たものとする。ナンド・ゲート116の出力は第２図の制
御バス58を介して送信される“CAS′”信号を供給す
る。従って、“RASホーム”状態のT1後の時間“C"にお
いて、ブロックが選択されたときに、“CAS′”信号は
“ロー”となり（第３図の“C"を見よ）、前述のように
列アドレスにストローブする。

次に、第11図において、アンド・ゲート118の夫々の入
力すべてが第４図の出力75の“RASホーム”信号，第２
図の導体20の“ブロックＮ選択”信号，“CAS−WE禁
止”信号，及び第２図のクロック22からの“T4"信号を
受信したものとする。アンド・ゲート118の出力は、第
２図のブロック制御回路24から第１図のメモリー・サブ
システム・コントローラ10に導体46を介して送信される
“サイクル終了”信号を供給する。従って、RASサイク
ルの“RASホーム”状態の“T4"において、この選ばれた
メモリー・ブロック14のアンド・ゲート118は“サイク
ル終了”信号をメモリー・サブシステム・コントローラ
10に送信して、要求されたメモリー動作は完了したとい
うことを表示する。

第４図に戻り、前述の“RAS"サイクルの“RASフェーズ
3"状態はフリップ・フロップ80をリセットする。導体73
の次のT1において、“RASホーム”信号は前述のように
“ハイ”になる。“RASホーム”状態のT4が“ハイ”に
なると、アンド・ゲート86の入力のすべてが“ハイ”に
なり、フリップ・フロップ90がリセットされ、“RAS制
御”信号を“ロー”にする。この“ロー”はアンド・ゲ
ート71を禁止して、次に“ハイ”の“リフレッシュ,",
“再設定”又は“行変更”信号がオア・ゲート82に入る
まで、第４図のRAS制御回路を“RASホーム”状態にロッ
クする。

選択されていない行からの読出しが求められた場合、選
択されたメモリー・ブロックへの信号は、“システム書
込”信号が“ロー”に維持されるということを除き、書
込の場合に説明したものと同一である。第９図に見られ
るように、ナンド・ゲート114がオフに維持されるた
め、読取動作を行うということを示して信号“WE′”を
“ハイ”に保つ。他の動作は読取サイクルが終るまで前
述同様である。

次に、選択されている行に対する読出又は書込を行うも
のとする。これも上記同様に、選択されたメモリー・ブ
ロックに対して同じ制御信号及びアドレスを供給する。
しかし、第２図のバス38の行アドレスは最終行レジスタ
のアドレスと同一である。この場合、比較回路28は２つ
のアドレスが同一であるということを確認し、導体54に
“ロー”の信号“比較′”を発生する。第５図を見る
と、アンド・ゲート92はオフに維持され、“行変更”信
号は“ロー”のままであり、フリップ・フロップ95は前
の“RASフェーズ3"状態によってリセットされたままで
あるということがわかる。

“行変更”信号が“ロー”である。故に、第４図のRAS
制御回路はオア・ゲート82がオフであるから“RASホー
ム”状態に留まる。又、インバータ79からの“RASホー
ム′”信号は“ロー”であって、第６図のアンド・ゲー
ト102をオフに保持する。従って、マルチプレクサ制御
バス50のコードは“00"に維持され、第２図のバス36の
システム列アドレスをメモリー・チップ32のアドレス端
子に多重化出力する。“RAS"サイクルはスタートしなか
ったので、第８図の“RAS′”信号は“ロー”に維持さ
れ、同じ行の動作を行うべきことを表示する。第10図に
戻り、“CAS′”信号は、上記のように、時刻“C"にお
いて“ロー”になり、列アドレスにストローブするとい
うことがわかる。

メモリー動作が書込の場合、第９図の“WE′”信号は時
刻“W"において“ロー”となり、書込動作を行うべきこ
とを表示する。第11図について説明したように、T4にお
いて“サイクル終了”信号が送信される。

次に、メモリー・チップ32のリフレッシュについて説明
する。好ましいメモリー・チップ32が揮発性であるRAM
装置であるから周期的にリフレッシュしなければなら
ず、さもないと記憶データは失なわれる。Intel51C256
−15装置の場合、7.8マイクロ秒ごとにリフレッシュ・
サイクルが要求される。この実施例では、“リフレッシ
ュ・ウインドウ”信号は7.0μｓの“ハイ”パルスを含
み、“リフレッシュ・スタード信号は“リフレッシュ・
ウインドウ”信号パルスの発生ごとにその開始でスター
トする“ハイ”パルスを含む。

リフレッシュ回路を説明する前に、好ましいメモリ・チ
ップの動作を理解するべきである。このメモリー動作に
おいて、“RAS′”信号サイクルは通常の読出又は書込
動作で供給されるものと同一である。しかし、アクティ
ブなRASサイクル中の“CAS′”動作ではないときは、リ
フレッシュのみの動作は行アドレスで選択される行のす
べてのビットに発生する。

リフレッシュ・サイクルの終了時に、リフレッシュ行ア
ドレスはメモリー・チップに負荷されたままである。従
って、次のメモリー動作のためにメモリー・チップが必
要となる行アドレスがリフレッシュ行アドレスと異なる
場合、次の動作の行アドレスはメモリー・チップに改め
て負荷されなければならない。完全なリフレッシュ動作
が発生すると、８メモリー・サイクルが要求される。そ
の４つはリフレッシュ動作のためであり、他の４つは
“再設定”（RE−ES）動作と呼ばれる次の行アドレスを
メモリー・チップに負荷するためのものである。

第12図は、第２図のブロック制御回路24にあるリフレッ
シュ制御回路のブロック図である。インバータ120は第
２図の導体20から“ブロックＮ選択”信号を受信して反
転し、“ブロックＮ選択′”信号を出力する。インバー
タ122は第２図の導体40から“リフレッシュ・ウインド
ウ”信号を受信して反転し、“リフレッシュ・ウインド
ウ′”信号を出力する。

リフレッシュ・サイクルは２つの方法で開始することが
できる。第１の方法は、メモリー・ブロックがリフレッ
シュ・ウインドウ中にメモリー動作のために選択されな
い場合に発生する。第２の方法は、リフレッシュ・ウイ
ンドウの全期間中メモリー・ブロックがメモリー動作の
ために選択され、リフレッシュを行うことなくリフレッ
シュ・ウインドウがタイム・アウトした場合に発生す
る。

フリップ・フロップ124は、現リフレッシュ・ウインド
ウ中にリフレッシュが行われたかどうかを追跡する。
“リフレッシュ・スタート”信号はフリップ・フロップ
124をリセットして、“リフレッシュ実行”信号を“ロ
ー”にし、”リフレッシュ実行′”信号を“ハイ”にす
る。

アンド・ゲート126は第２図の該当するメモリー・ブロ
ック14がリフレッシュ・ウインドウ中に選択されないと
きにリフレッシュ・サイクルを発生する。アンド・ゲー
ト126に対する入力は第２図の導体40の“リフレッシュ
・ウインドウ”信号，インバータ120からの“ブロック
Ｎ選択′”信号、フリップ・フロップ124からの“リフ
レッシュ実行′”信号，及び第２図のクロック22からの
“T1"信号を含む。従って、リフレッシュ・ウインドウ
中“T1"において、ブロックが選択されない場合、及び
そのウインド中に早くリフレッシュが行われなかった場
合、アンド・ゲート126がターンオンする。アンド・ゲ
ート126の出力はオア・ゲート128の入力に接続され、そ
の出力はフリップ・フロップ130のセット入力に接続さ
れる。従って、フリップ・フロップ130がセットする
と、“リフレッシュ”信号を“ハイ”にし、“リフレッ
シュ′”信号を“ロー”にする。

アンド・ゲート132は、第２図の共同するメモリー・ブ
ロック14がリフレッシュ・ウインドウ中に早くリフレッ
シュされず、リフレッシュ・ウインドウが終了した場合
にリフレッシュ・サイクルを発生する。アンド・ゲート
132の入力は第２図のクロック22からの“T1"信号，フリ
ップ・フロップ124からの“リフレッシュ実行′”信号
及びインバータ122からの“リフレッシュ・ウインド
ウ′”信号を受信する。従って、リフレッシュ・ウイン
ドウ後の最初のT1においてリフレッシュ・ウインドウが
終了し、このリフレッシュ・ウインドウ中リフレッシュ
・サイクルがとられなかった場合、フリップ・フロップ
130はオア・ゲート128を通してアンド・ゲート132によ
ってセットされ、“リフレッシュ”信号を“ハイ”に
し、“リフレッシュ′”信号を“ロー”にする。

アンド・ゲート134の入力は、夫々フリップ・フロップ1
30の“リフレッシュ”信号，第４図の出力75の“RASホ
ーム”信号及び第２図のクロック22の“T3"信号を受信
する。アンド・ゲート134の出力はフリップ・フロップ1
24のセット端子に接続され、第４図のRAS制御回路が“R
ASホーム”状態に達したときに、リフレッシュ・サイク
ルの最終において、“リフレッシュ実行”信号及び“リ
フレッシュ実行′”信号を原状態に復帰する。

第４図に戻ると、オア・ゲート82に入力された“ハイ”
の“リフレッシュ”信号は第４図のRAS制御回路の“RA
S"サイクルを開始するということがわかる。第６図にお
いて、“ハイ”の“リフレッシュ”信号はマルチプレク
サ制御バス50の第１の導体に供給され、“ロー”の“リ
フレッシュ′”信号はマルチプレクサ制御バス50のコー
ドが“10"となるように、第２の導体に供給される。こ
れは第２図のマルチプレクサ30を制御して、バス30の
“リフレッシュ行アドレス”信号をメモリー・チップ32
のアドレス信号に多重化出力する。リフレッシュ行アド
レスは当業者に理解しうるように、リフレッシュ・クロ
ックからのリフレッシュ・ウインドウ及び“リフレッシ
ュ・スタート”信号と共に、メモリー・サブシステム・
コントローラ10のリフレッシュ行カウンタから供給する
ことができる。従って、リフレッシュ行アドレスは、前
述したように、第８図の回路からの“RAS′”信号の動
作によって、メモリー・チップ32にストローブされる。

第13図は、第２図のブロック制御回路24にあるCAS−WE
禁止回路のブロック図である。前述したように、“CAS
−WE禁止”信号が正のときに、“WE′",“CAS′”及び
“サイクル終了”信号が読出及び書込動作のために発生
するということを思い出そう。しかし、“WE′”及び
“CAS′”信号は第２図の好ましいメモリー・チップ32
のリフレッシュ動作のために“ハイ”状態に保持される
べきである。

第13図において、オア・ゲート138は第12図のフリップ
・フロップ130から“リフレッシュ”信号を受信する入
力を有する。オア・ゲート138の出力はアンド・ゲート1
40の入力に接続され、その他の入力は第４図の出力76か
ら“RASフェーズ1"信号を出力する。アンド・ゲート140
の出力はフリップ・フロップ142のセット端子に接続さ
れる。フリップ・フロップ142の負出力143は“CAS−WE
禁止”信号を供給する。従って、“リフレッシュ”信号
が“ハイ”となり、第４図のRAS制御回路がその“RASフ
ェーズ1"状態に達すると、フリップ・フロップ142はセ
ットされ、“CAS−WE禁止”信号を“ロー”にする。こ
れは、夫々第９図及び第10図のナンド・ゲート114,116
を禁止し、“WE′”信号及び“CAS′”信号を“ハイ”
にする。このような方法で、第２図のメモリー・チップ
32はリフレッシュ動作に入る。“CAS−WE禁止”信号
は、又ナンド・ゲート118（第11図）を禁止して、リフ
レッシュ・サイクルの終りで、“サイクル終了”信号を
“ハイ”にしないようにする。

第13図に戻り、“CAS−WE禁止”信号は第２図のクロッ
ク22からのT3信号と共にアンド・ゲート146の入力に供
給される。アンド・ゲート146の出力はクロック22のT1
信号と共にアンド・ゲート150の入力に接続される。ア
ンド・ゲート150の出力はオア・ゲート152の１入力に接
続され、その出力はフリップ・フロップ142のリセット
端子に接続される。フリップ・フロップ142の出力144は
アンド・ゲート154の入力に接続される。アンド・ゲー
ト154は、又第４図の出力75から“RASホーム”信号と第
２図のクロック22からT3信号とを受信する。

“リフレッシュ”信号又は“再設定”（後に説明する）
信号が“ハイ”になったときに、“CAS−WE禁止”信号
が“ロー”となり、出力144が“ハイ”となる。そのRAS
サイクルの終りの“RASホーム”のT3において、フリッ
プ・フロップ148がセットされ、出力149を“ハイ”にす
る。そこで、次のT1においてアンド・ゲート150をター
ンオンし、それがオア・ゲート152を通してフリップ・
フロップ142をリセットし、“CAS−WE禁止”信号を“ハ
イ”にリセットすることによって、前述のように、“W
E′”ゲート，“CAS′”ゲート，及び“サイクル終了”
ゲートを動作可能にする。そこで、第２図のメモリー・
チップ32はリフレッシュされ、行アドレスが再設定され
る。メモリー・チップを再設定するための正確な手順は
メモリー・ブロックが“再設定”サイクル中に選択され
るかどうかによるものであり、後述する。

第14図は第２図のブロック制御回路24に含まれている回
路のブロック図である。それは、第12図のフリップ・フ
ロップ130からの“リフレッシュ”信号を受信する入力
を持つアンド・ゲート162と、第12図のインバータ120か
らの“ブロックＮ選択′”信号と、第４図の出力75の
“RASホーム”信号と、第２図のクロック22からのT2信
号とを含む。アンド・ゲート162の出力はフリップ・フ
ロップ164のセット端子に接続される。フリップ・フロ
ップ164のリセット端子は第４図の出力78の“RASフェー
ズ3"信号を受信する。フリップ・フロップ164の出力165
は“再設定“（RE−ES）信号を供給し、その負出力166
は“再設定′”（RE−ES′）信号を供給する。第４図の
回路の“RASホーム”状態のクロック信号“T2"は前述し
たリフレッシュ動作の終了近くで発生する。そのとき、
もしブロックが選ばれなかったために、“ブロックＮ選
択′”信号がツルーであると、第14図の“再設定“信号
は“ハイ”になり、“再設定”動作を開始する。

第５図に戻り、アンド・ゲート160は第12図のフリップ
・フロップ130からの“リフレッシュ”信号と、第２図
の導体20からの“ブロックＮ選択”信号と、第４図の出
力75からの“RASホーム”信号と、第２図のクロック22
からの“T2"信号とを受信する。従って、このブロック
が選ばれて“ブロックＮ選択”信号がツルーになると、
アンド・ゲート160はターンオンし、オア・ゲート94を
通してフリップ・フロップ95をセットし、“行変更”信
号を“ハイ”にする。これは前述したように行変更動作
を開始する。

完全な“再設定”動作と“行変更”動作の違いは、第13
図のオア・ゲート138の入力の１つが“再設定”信号を
受信して“CAS−WE禁止”信号を“ロー”にするという
ことのみである。もし、このブロックが“再設定”サイ
クルを通して選択されなかった場合、“CAS−WE禁止”
信号は“ロー”のままとなり、“WE′”信号，“CA
S′”信号及び“サイクル終了”信号を禁止する。

第４図に見られるように、第14図の“再設定”信号がオ
ア・ゲート82に受信すると、第４図のRAS制御回路は次
のRASサイクルを開始させる。もし、そのブロックが
“再設定”動作中に選択されなかった場合、第２図の最
終行レジスタ26の内容は第６図の回路及びメモリー・チ
ップ32へのマルチプレクサ30多重送信され、第８図の回
路から発生した“RAS′”信号の制御により行アドレス
としてメモリー・チップ32にストローブされる。“再設
定”動作中、そのブロックのために他のものを選択する
ことは可能であるから、この回路は、要求する動作を行
うことができる場合、“再設定”動作を他の適当な動作
に変換することはできる。

第４図のRAS制御回路の“RASフェーズ2"状態において又
はその前にブロックが選択されると、“RASフェーズ2"
において、システム行アドレス・バス38のアドレスは第
７図の回路の動作によって第２図の最終行レジスタ26に
負荷される。そこで、前述したように、最終行レジスタ
26のアドレスは第２図のマルチプレクサ30及び第６図の
回路によって多重送信され、第８図の“RAS′”信号に
よってメモリー・チップ32にストローブされる。システ
ム行アドレス・バス38のアドレスと、第２図の最終行レ
ジスタ26のアドレスとは同一であるから、第13図の信号
“比較”は“ハイ”である。そこで、“ブロックＮ選
択”信号はアンド・ゲート170をターンオンし、オア・
ゲート152を通して第13図のフリップ・フロップ142をリ
セットし、“CAS−WE禁止”信号を“ハイ”にする。そ
こで、第９図の“WE′”信号，第10図の“CAS′”信
号，及び第11図の“サイクル終了”信号は適当に発生し
て要求したメモリー動作を完了する。

もし、ブロックが“RASフェーズ2"状態の後、第４図のR
AS制御回路の“RASホーム”状態前に選ばれると、最終
行レジスタ26のアドレスが第２図のシステム行アドレス
・バス38のアドレスと同一であると、レジスタ26は“RA
Sフェーズ2"信号により第７図の回路によって負荷され
ていたことになるから、そのときのみ要求したメモリー
動作は完了する。これらアドレスが同一であると、第13
図のインバータ172からの信号“比較”は“ハイ”であ
り、アンド・ゲート170を前述のようにターンオンす
る。従って、この場合、“RAS",“WE",“CAS",及び“サ
イクル終了”信号が適当に発生して要求したメモリー動
作を完了する。

以上、この発明に従い、メモリー及びリフレッシュ動作
中に効率良い方法でメモリーを制御することができるコ
ンピュータ・システム・メモリー制御システムを提供す
ることができたということがわかった。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭48−78836（ＪＰ，Ａ) 特開 昭54−42943（ＪＰ，Ａ) 特開 昭52−94044（ＪＰ，Ａ) 特開 昭53−65631（ＪＰ，Ａ) 実開 昭56−163581（ＪＰ，Ｕ)

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数のメモリ・ブロックから構成されたリ
   フレッシュ動作を必要とするランダム・アクセス・メモ
   リ（32）と、 個々の前記メモリ・ブロックを選択するためのブロック
   選択信号を発生するメモリ制御手段（10）と、から成る
   メモリ・システムであって、 個々の前記メモリ・ブロックは、 ページ・モードによるメモリ・アクセスが可能になるよ
   う、さらに行アドレス毎に区分けされており、 他のメモリ・ブロックのリフレッシュ動作とは独立して
   リフレッシュでき、当該メモリ・ブロックが前記ブロッ
   ク選択信号により選択されていない時は当該メモリ・ブ
   ロックをリフレッシュするリフレッシュ制御手段（126
   −130）と、 前記メモリ制御手段から供給された行アドレス信号を一
   時記憶するレジスタ手段（26）と、 前記メモリ制御手段から供給された行アドレス信号を前
   記レジスタ手段に記憶されている行アドレス信号と比較
   し、等しい場合は当該メモリブロック内の各構成メモリ
   に供給している行アドレスを維持して当該アドレスを供
   給し、等しくない場合には当該メモリ・ブロックの各構
   成メモリに新たな行アドレスを供給するようになした比
   較手段（28、30）と、 当該メモリ・ブロックがリフレッシュされた後に前記レ
   ジスタ手段に一時記憶されている行アドレス情報を当該
   メモリ・ブロックに提供する再設定制御手段（162−16
   4）と、を有し、 以て、通常のメモリ・アクセスとメモリ保持のためのリ
   フレッシュ動作を効率的に行なうリフレッシュ制御手段
   付メモリ・システム。