JPH0743932B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH0743932B2 JPH0743932B2 JP59025037A JP2503784A JPH0743932B2 JP H0743932 B2 JPH0743932 B2 JP H0743932B2 JP 59025037 A JP59025037 A JP 59025037A JP 2503784 A JP2503784 A JP 2503784A JP H0743932 B2 JPH0743932 B2 JP H0743932B2
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- Japan
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- current
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- Expired - Lifetime
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は高集積密度の半導体装置に係わる。
半導体装置の高集積化に伴い、消費電力Pd、過渡電源電
流ITが増大し、今後高集積化を進める上での重大な支障
になつている。特にITの増大が、半導体装置内部、半導
体装置を搭載するプリント基板、あるいは、多数の半導
体装置から構成される電子機器装置全体の雑音の増大を
招き、重要な問題になる。特にITのピーク電流値IPの低
減を図ることが雑音を低減する上で重要である。この問
題の解決策として電源電圧を下げることが有効である
が、従来との互換性、使い易さなどの点で、電源電圧は
集積度によらず一定に保ちたいという、ユーザからの要
請が強い。したがつて、上記目的のために電源電圧を従
来より低くすることは得策でない。
流ITが増大し、今後高集積化を進める上での重大な支障
になつている。特にITの増大が、半導体装置内部、半導
体装置を搭載するプリント基板、あるいは、多数の半導
体装置から構成される電子機器装置全体の雑音の増大を
招き、重要な問題になる。特にITのピーク電流値IPの低
減を図ることが雑音を低減する上で重要である。この問
題の解決策として電源電圧を下げることが有効である
が、従来との互換性、使い易さなどの点で、電源電圧は
集積度によらず一定に保ちたいという、ユーザからの要
請が強い。したがつて、上記目的のために電源電圧を従
来より低くすることは得策でない。
そこで、外部から入力する電源電圧は従来と同一に保つ
て、半導体チツプ内部に設けた電圧変換回路により、外
部からの電源電圧を一定の電圧に降下させて、チツプ全
体あるいはその一部を動作させる方式が考えられる。こ
の方式は、特願昭56−57143,56−168698,57−220083な
どにおいて、耐圧の低い微細素子を用いた半導体装置を
耐圧より高い従来と同一の電源電圧で動作させることを
主目的として開示されている。
て、半導体チツプ内部に設けた電圧変換回路により、外
部からの電源電圧を一定の電圧に降下させて、チツプ全
体あるいはその一部を動作させる方式が考えられる。こ
の方式は、特願昭56−57143,56−168698,57−220083な
どにおいて、耐圧の低い微細素子を用いた半導体装置を
耐圧より高い従来と同一の電源電圧で動作させることを
主目的として開示されている。
第１図は、上記にて開示された方式の基本概念を示す図
であり、同図で１はシリコンなどで構成された半導体チ
ツプ、2a,2bは内部回路であり、2aは外部電源電圧
VEXT、2bは電圧変換回路11によつて、VEXTを一定の電圧
に降下させたVINTで動作する。4,5はそれぞれ外部、お
よび内部の信号経路を模式的に示したものである。11の
具体的構成については上記先願に開示されている。
であり、同図で１はシリコンなどで構成された半導体チ
ツプ、2a,2bは内部回路であり、2aは外部電源電圧
VEXT、2bは電圧変換回路11によつて、VEXTを一定の電圧
に降下させたVINTで動作する。4,5はそれぞれ外部、お
よび内部の信号経路を模式的に示したものである。11の
具体的構成については上記先願に開示されている。
第１図（Ｂ）は上記方式の採用によつて、過渡電源電流
の低減に与える効果を模式的に示している。同図で破線
のiE0,ia0,ib0はチツプ全体を外部からの電源電圧VEXT
で直接動作させた場合の全電源電流、2aに流れる電流、
2bに流れる電流をそれぞれ示している。ここでは、簡単
のためia0,ib0は同時に流れ、その値は等しいと仮定し
ている。また、電流波形も三角形で近似している。ここ
で、2bの動作電圧をVINTにすると、2bに流れる電流は実
線で示すようにib＝（VINT/VEXT）ib0＝αib0のように
小さくなり、全体の電流もそれにつれて小さくなり、同
図の実線iE＝ia0＋ibのようになる。
の低減に与える効果を模式的に示している。同図で破線
のiE0,ia0,ib0はチツプ全体を外部からの電源電圧VEXT
で直接動作させた場合の全電源電流、2aに流れる電流、
2bに流れる電流をそれぞれ示している。ここでは、簡単
のためia0,ib0は同時に流れ、その値は等しいと仮定し
ている。また、電流波形も三角形で近似している。ここ
で、2bの動作電圧をVINTにすると、2bに流れる電流は実
線で示すようにib＝（VINT/VEXT）ib0＝αib0のように
小さくなり、全体の電流もそれにつれて小さくなり、同
図の実線iE＝ia0＋ibのようになる。
さて、ここで、ia0＝ib0とすると、第１図（Ａ）の方式
の電源電流の低減に与える効果は、 となり、2bの電流低減の効果は全体で見ると半減してし
まう。すなわちα＝0.8としても、その効果は全体ではi
E＝0.9iE0となり、10％の寄与しかない。VINTを低くし
て、αを小にすると寄与は大きくなるが、2bの動作速度
などの性能の点から無制限に対さくすることは不可能で
ある。
の電源電流の低減に与える効果は、 となり、2bの電流低減の効果は全体で見ると半減してし
まう。すなわちα＝0.8としても、その効果は全体ではi
E＝0.9iE0となり、10％の寄与しかない。VINTを低くし
て、αを小にすると寄与は大きくなるが、2bの動作速度
などの性能の点から無制限に対さくすることは不可能で
ある。
したがつて、本発明の目的はαすなわちVINTを必要以上
に下げることなく、電源の過渡電流を大幅に低減するこ
とにあるが、特にそのピーク電流値を低減することにあ
る。本発明の他の目的は、上記過渡電流の低減に加え
て、微細素子で構成された回路の動作電圧を効率良く低
減し、微細素子を用いても従来と同一の電源電圧で動作
させる手段を提供することにある。
に下げることなく、電源の過渡電流を大幅に低減するこ
とにあるが、特にそのピーク電流値を低減することにあ
る。本発明の他の目的は、上記過渡電流の低減に加え
て、微細素子で構成された回路の動作電圧を効率良く低
減し、微細素子を用いても従来と同一の電源電圧で動作
させる手段を提供することにある。
本発明においては上記目的を実現するため、過渡電源電
流を時間軸上で分散を図り、全体を平均化して電流を低
減する。さらに詳しくは、該当する回路の動作に必要な
エネルギーを他の時間帯に予めチツプ内に蓄えておき、
この蓄えたエネルギーによつて回路を動作させる。これ
によつて、電源からエネルギーを供給する際に生じる過
渡電源電流を、回路が動作する時間帯とは別の時間帯に
分散する。ここで上記エネルギーの蓄積手段としては、
チツプ内に設けた容量（コンデンサ）を用いる。また、
さらに本発明においては、この容量と別に設けた他の容
量、あるいは該当する回路自体の有する容量との間の電
荷分割によつて回路の動作電圧を定めることも可能とす
る。
流を時間軸上で分散を図り、全体を平均化して電流を低
減する。さらに詳しくは、該当する回路の動作に必要な
エネルギーを他の時間帯に予めチツプ内に蓄えておき、
この蓄えたエネルギーによつて回路を動作させる。これ
によつて、電源からエネルギーを供給する際に生じる過
渡電源電流を、回路が動作する時間帯とは別の時間帯に
分散する。ここで上記エネルギーの蓄積手段としては、
チツプ内に設けた容量（コンデンサ）を用いる。また、
さらに本発明においては、この容量と別に設けた他の容
量、あるいは該当する回路自体の有する容量との間の電
荷分割によつて回路の動作電圧を定めることも可能とす
る。
以下、本発明の詳細を実施例によつて説明する。
第２図は本発明の基本概念を示す実施例である。同図で
第１図と番号の等しいものは、同一のものを示す。同図
C1は前に述べたエネルギーを予め蓄える手段としての容
量である。C2はC1との電荷分割によつてVINTの値を決め
るための容量であるが、2b自体の有する容量を利用する
例を示している。同図の破線C2′のように外部に付加し
た容量を用いることも勿論可能である。S1,S2は動作を
制御するためのスイツチである。本実施例の動作を同図
（Ｂ）の電流波形を参照しながら説明する。同図で破線
は、第１図（Ｂ）と同様に全体をVEXTで動作させた場合
の電流であり、またia0＝ib0とし、各波形を三角形近似
した点も第１図（Ｂ）と同一である。実線が本実施例に
おける電流波形を示している。時間帯T1で、S1がオン、
S2がオフになるとC1はVEXTの電圧に充電され、VEXTから
C1の値によつて定まる過渡電流ic1が流れる。続いて、
時間帯T2においてS1がオフ、S2がオンになると、ノード
10の電圧はC1とC2の電荷分割によつて、 （C2の初期値を0Vとして）となる。次に時間帯T3でS1,S
2共にオフとなり、2a,2bが動作を行なう。しかしなが
ら、2bはC2に蓄えられた電荷をエネルギー源として動作
するため、VEXTからは2aのみに電流が流れる。したがつ
て、本実施例による過渡電源電流IEは同図（Ｂ）の実線
のように、T1で流れるic1と、T3で流れるia0の和とな
り、両電流を２つの時間帯に分散することが可能にな
る。すなわち、2bの動作に必要なエネルギーを予めC1に
蓄えることにより、流れる電流をT3からT1の時間帯に分
散した訳である。ic1の値はVEXTからC1に電荷を供給す
る際の電流であるが、これによつて供給されるエネルギ
ーは2bによつて消費されるエネルギーに等しい訳である
から、ib0と同様の三角形近似を行なうと となる。したがつて、iEの値は常にia0以下の値（ia0＝
ib0として）となり、VEXTでそのまま動作させる場合に
比べ、iEの値を容易に1/2以下にすることが可能であ
る。
第１図と番号の等しいものは、同一のものを示す。同図
C1は前に述べたエネルギーを予め蓄える手段としての容
量である。C2はC1との電荷分割によつてVINTの値を決め
るための容量であるが、2b自体の有する容量を利用する
例を示している。同図の破線C2′のように外部に付加し
た容量を用いることも勿論可能である。S1,S2は動作を
制御するためのスイツチである。本実施例の動作を同図
（Ｂ）の電流波形を参照しながら説明する。同図で破線
は、第１図（Ｂ）と同様に全体をVEXTで動作させた場合
の電流であり、またia0＝ib0とし、各波形を三角形近似
した点も第１図（Ｂ）と同一である。実線が本実施例に
おける電流波形を示している。時間帯T1で、S1がオン、
S2がオフになるとC1はVEXTの電圧に充電され、VEXTから
C1の値によつて定まる過渡電流ic1が流れる。続いて、
時間帯T2においてS1がオフ、S2がオンになると、ノード
10の電圧はC1とC2の電荷分割によつて、 （C2の初期値を0Vとして）となる。次に時間帯T3でS1,S
2共にオフとなり、2a,2bが動作を行なう。しかしなが
ら、2bはC2に蓄えられた電荷をエネルギー源として動作
するため、VEXTからは2aのみに電流が流れる。したがつ
て、本実施例による過渡電源電流IEは同図（Ｂ）の実線
のように、T1で流れるic1と、T3で流れるia0の和とな
り、両電流を２つの時間帯に分散することが可能にな
る。すなわち、2bの動作に必要なエネルギーを予めC1に
蓄えることにより、流れる電流をT3からT1の時間帯に分
散した訳である。ic1の値はVEXTからC1に電荷を供給す
る際の電流であるが、これによつて供給されるエネルギ
ーは2bによつて消費されるエネルギーに等しい訳である
から、ib0と同様の三角形近似を行なうと となる。したがつて、iEの値は常にia0以下の値（ia0＝
ib0として）となり、VEXTでそのまま動作させる場合に
比べ、iEの値を容易に1/2以下にすることが可能であ
る。
第３図は本発明の詳細を説明する他の実施例であり、第
２図の回路2bが容量C2,抵抗RL,スイツチS3で構成された
例を示している。なお、ここでは簡単のため回路2aは省
略してある。また、電源の入力端子に抵抗RINが挿入さ
れている。同図（Ｂ）は動作波形と電流波形を示すもの
で、各時間帯T1,T2,T3におけるスイツチの状態と対応さ
せて示している。
２図の回路2bが容量C2,抵抗RL,スイツチS3で構成された
例を示している。なお、ここでは簡単のため回路2aは省
略してある。また、電源の入力端子に抵抗RINが挿入さ
れている。同図（Ｂ）は動作波形と電流波形を示すもの
で、各時間帯T1,T2,T3におけるスイツチの状態と対応さ
せて示している。
まず、T1においてS1のみがオンになると、C1はVEXTに充
電される。このときC1の電圧V12は初期値は後で述べる
ように、 であるから、電流ic1は同図のように表わされ、その時
のピーク値は と表わされる。次いでT2でS2のみがオンになると、C1と
C2の電荷分割を生じるが、C2の初期値は、V10＝0Vであ
るから、 となる。すなわち、この値が2bの動作電圧VINTとなる訳
である。続いてT3の時間帯に2bが動作するか、本実施例
においてはS3がオンになり動作する。その結果、C2の電
荷がRLを介して放電される。この時の電流は同図破線で
示したiRLとなるが、VEXTからはこの電流は流れない。
電される。このときC1の電圧V12は初期値は後で述べる
ように、 であるから、電流ic1は同図のように表わされ、その時
のピーク値は と表わされる。次いでT2でS2のみがオンになると、C1と
C2の電荷分割を生じるが、C2の初期値は、V10＝0Vであ
るから、 となる。すなわち、この値が2bの動作電圧VINTとなる訳
である。続いてT3の時間帯に2bが動作するか、本実施例
においてはS3がオンになり動作する。その結果、C2の電
荷がRLを介して放電される。この時の電流は同図破線で
示したiRLとなるが、VEXTからはこの電流は流れない。
上記の動作において、VEXTからエネルギーが供給される
のは、T1の時間帯であり、その値は、 となり、この値は第１図に示した従来法によつてVEXTを
何らかの手段でαVEXTに降下させた電圧によつて2bを動
作させた場合に等しい。すなわち、本発明によつて余分
のエネルギー消費をしていないことがわかる。
のは、T1の時間帯であり、その値は、 となり、この値は第１図に示した従来法によつてVEXTを
何らかの手段でαVEXTに降下させた電圧によつて2bを動
作させた場合に等しい。すなわち、本発明によつて余分
のエネルギー消費をしていないことがわかる。
以上述べたように、本発明によれば余分のエネルギーを
消費することなく、動作に必要なエネルギーを予め別に
時間帯に容量C1に蓄積して動作させることが可能で、電
源からの過渡電流を回路が本来動作する時間帯と別の時
間帯に移行させることが可能である。また、この時流れ
る電流ic1の値は、同図（Ｂ）に示すように抵抗RINで制
御することが可能であり、問題となるピーク値を軽減で
きる。これによつて、第２図で述べたと同様にVEXTから
供給される全体の過渡電源電流を大幅に軽減できる。ま
た、回路2bをαVEXT（α１）の電圧で動作させるた
め、集積回路全体の消費電力を低減できる。
消費することなく、動作に必要なエネルギーを予め別に
時間帯に容量C1に蓄積して動作させることが可能で、電
源からの過渡電流を回路が本来動作する時間帯と別の時
間帯に移行させることが可能である。また、この時流れ
る電流ic1の値は、同図（Ｂ）に示すように抵抗RINで制
御することが可能であり、問題となるピーク値を軽減で
きる。これによつて、第２図で述べたと同様にVEXTから
供給される全体の過渡電源電流を大幅に軽減できる。ま
た、回路2bをαVEXT（α１）の電圧で動作させるた
め、集積回路全体の消費電力を低減できる。
以上、第２図，第３図の実施例によつて、本発明の基本
概念を説明した。本発明は種々の半導体集積回路におい
て適用可能であるが、以下、ダイナミツク形メモリ（以
下DRAMと略記する）のデータ線プリチヤージ手段として
本発明を応用した例を具体的実施例によつて説明する。
概念を説明した。本発明は種々の半導体集積回路におい
て適用可能であるが、以下、ダイナミツク形メモリ（以
下DRAMと略記する）のデータ線プリチヤージ手段として
本発明を応用した例を具体的実施例によつて説明する。
第４図は本発明をDRAMのデータ線プリチヤージ手段とし
て適用した実施例である。
て適用した実施例である。
同図でMCはメモリセルであり、ワード線X0〜X3、データ
線Y0〜Y3の交点にマトリクス状に配置されてメモリセル
アレーARを構成している。動作の概要は以下のとおりで
ある。
線Y0〜Y3の交点にマトリクス状に配置されてメモリセル
アレーARを構成している。動作の概要は以下のとおりで
ある。
まず読み出し動作は以下のようにして行なわれる。外部
からのアドレス信号A0〜A3が入力されると、Ｘデコーダ
（X DEC）が定まる。この結果、たとえばワード線であ
るX0線が選択されると、ドライバDRVによりX0に選択パ
ルスが出力され、これに接続されるメモリセルMCから各
データ線Y0〜Y3に読み出し信号があらわれる。一方Y DE
CによりY0線が選択されているとすると、Y0に読み出さ
れた信号はスイツチSW0を通つてI/O線に出力されデータ
出力D0となつて外部に出力される。書きこみは、書きこ
み制御信号WEによつてデータ入力DiがI/O線、SW0,Y0線
に送られ、選択されているX0との交点に接続されている
メモリセルにデータが書きこまれる。ここでクロツクφ
によつてタイミング発生回路TMG1,TMG2によつて各種内
部タイミングが発生し、各種回路動作が制御される。ま
た電源電圧VEXT（たとえば5V）やVSS（0V）も各回路に
供給されている。
からのアドレス信号A0〜A3が入力されると、Ｘデコーダ
（X DEC）が定まる。この結果、たとえばワード線であ
るX0線が選択されると、ドライバDRVによりX0に選択パ
ルスが出力され、これに接続されるメモリセルMCから各
データ線Y0〜Y3に読み出し信号があらわれる。一方Y DE
CによりY0線が選択されているとすると、Y0に読み出さ
れた信号はスイツチSW0を通つてI/O線に出力されデータ
出力D0となつて外部に出力される。書きこみは、書きこ
み制御信号WEによつてデータ入力DiがI/O線、SW0,Y0線
に送られ、選択されているX0との交点に接続されている
メモリセルにデータが書きこまれる。ここでクロツクφ
によつてタイミング発生回路TMG1,TMG2によつて各種内
部タイミングが発生し、各種回路動作が制御される。ま
た電源電圧VEXT（たとえば5V）やVSS（0V）も各回路に
供給されている。
このようなDRAMにおいては、上記の動作を終了する時点
（若しくは開始する時点）で、全回路をリセツトして待
機状態にしておく必要があるが、その時電源VEXT,VSSに
大きい過渡電源電流を生じる。この電流は、AR内のデー
タ線Y0〜Y3を所定の電圧にプリチヤージ（予備充電）す
る際に、その寄生容量CDに流れる電流と、その他のTMG
1,TMG2などのAR以外の回路に流れる電流の２つの成分に
大別できる。本実施例では、AR内のデータ線プリチヤー
ジ手段として本実施例を適用し、過渡電源電流の低減を
図る。すなわち、ARを第２図〜第３図の2b回路に、その
他を2a回路に対応させる訳である。
（若しくは開始する時点）で、全回路をリセツトして待
機状態にしておく必要があるが、その時電源VEXT,VSSに
大きい過渡電源電流を生じる。この電流は、AR内のデー
タ線Y0〜Y3を所定の電圧にプリチヤージ（予備充電）す
る際に、その寄生容量CDに流れる電流と、その他のTMG
1,TMG2などのAR以外の回路に流れる電流の２つの成分に
大別できる。本実施例では、AR内のデータ線プリチヤー
ジ手段として本実施例を適用し、過渡電源電流の低減を
図る。すなわち、ARを第２図〜第３図の2b回路に、その
他を2a回路に対応させる訳である。
まず、SWP（第２図〜第３図のS1に対応）をオンにしてC
DPを充電する。次いでARのプリチヤージ時に、SWPをオ
フ、SWS（第２図〜第３図のS2に対応）をオンとし、C1
とCDの電荷分割により、Y0〜Y3のデータ線をプリチヤー
ジする。これらのスイツチの制御はチツプ内に設けた回
路の出力信号により行なうが、簡単のため図示していな
い。このときのプリチヤージ電圧VDPは、C1とCDの電荷
分割により、 となる。この時、データ線のプリチヤージにより流れる
電流は、CDPの電荷をエネルギー源として使用するた
め、外部のVEXTからは供給されない。すなわち、プリチ
ヤージ電流をCDPの充電電流として他の時間帯に移行さ
せた訳である。
DPを充電する。次いでARのプリチヤージ時に、SWPをオ
フ、SWS（第２図〜第３図のS2に対応）をオンとし、C1
とCDの電荷分割により、Y0〜Y3のデータ線をプリチヤー
ジする。これらのスイツチの制御はチツプ内に設けた回
路の出力信号により行なうが、簡単のため図示していな
い。このときのプリチヤージ電圧VDPは、C1とCDの電荷
分割により、 となる。この時、データ線のプリチヤージにより流れる
電流は、CDPの電荷をエネルギー源として使用するた
め、外部のVEXTからは供給されない。すなわち、プリチ
ヤージ電流をCDPの充電電流として他の時間帯に移行さ
せた訳である。
以上述べた本実施例によれば、ARのデータ線プリチヤー
ジ電流と、その他の回路に流れる電流を時間帯をずらし
て重ならないようにすることができ、過渡電源電流の大
幅な低減が可能である。本実施例において、CDPの充電
動作は、ARの動作と完全に独立になつているので、任意
の時間に行なうことが可能であり、DRAMの過渡電源電流
の最も少ない時間帯や、あるいは、DRAMやこれを使用す
る装置において、雑音発生の最も問題にならない時間帯
に行なうことができる。これにより、本発明の効果がさ
らに有効となる。
ジ電流と、その他の回路に流れる電流を時間帯をずらし
て重ならないようにすることができ、過渡電源電流の大
幅な低減が可能である。本実施例において、CDPの充電
動作は、ARの動作と完全に独立になつているので、任意
の時間に行なうことが可能であり、DRAMの過渡電源電流
の最も少ない時間帯や、あるいは、DRAMやこれを使用す
る装置において、雑音発生の最も問題にならない時間帯
に行なうことができる。これにより、本発明の効果がさ
らに有効となる。
第５図は本発明の他の実施例であり、第４図のCDPを全
データ線で共用して動作させる例である。動作は第４図
と全く同様に行なわれるが、C1を共用しているため、プ
リチヤージ電圧VDPは となる。ここでｎはデータ線の本数である。したがつ
て、CDPを第４図のそれに比べｎ倍に設定しておけばよ
い。
データ線で共用して動作させる例である。動作は第４図
と全く同様に行なわれるが、C1を共用しているため、プ
リチヤージ電圧VDPは となる。ここでｎはデータ線の本数である。したがつ
て、CDPを第４図のそれに比べｎ倍に設定しておけばよ
い。
本実施例によれば、第４図の実施例において得られる効
果に加えて、Y0〜Y3の全データ線のVDPを、製造ばらつ
きなどの影響を受けずに全く同一に値にすることができ
るため、全体の動作の安定化が可能になる。
果に加えて、Y0〜Y3の全データ線のVDPを、製造ばらつ
きなどの影響を受けずに全く同一に値にすることができ
るため、全体の動作の安定化が可能になる。
第６図は、第５図においてメモリアレーが複数個に分割
されている場合の実施例であり、ここでは、AR,AR′の
２個のメモリアレーに分割された例を示している。本実
施例においても、第５図と同様の効果が得られるが、特
にメモリアレーの分割に関係なく全体のデータ線電圧を
全く同一の値に設定でき、全体の動作の安定化が可能で
ある。
されている場合の実施例であり、ここでは、AR,AR′の
２個のメモリアレーに分割された例を示している。本実
施例においても、第５図と同様の効果が得られるが、特
にメモリアレーの分割に関係なく全体のデータ線電圧を
全く同一の値に設定でき、全体の動作の安定化が可能で
ある。
第７図は本発明のさらに詳細な実施例であり、第４図の
実施例において、メモリセルとして、容量CS、MOSトラ
ンジスタQMで構成された、いわゆる１トランジスタ形の
ダイナミツクメモリセルを用いた例を示している。なお
ここでは、メモリアレーARは、データ線ｎ、ワード線ｍ
のｎ×ｍのマトリクスとして示している。データ線は常
にD0,０〜Dn〜ｎのように２本が対になつて構成さ
れており、ここでは対となつたデータ線が互いに平行に
配置された、いわゆる折り返し形データ線（Folded Dat
a Line Arrangement）構成のを示している。本構造につ
いては、1980 ISSCC Dig.of Tech.Papers,pp228〜pp22
9.などに詳細が述べてある。本実施例においては第４図
のTMG1,TMG2などの回路は簡単のため省略してある。以
下、使用するMOSトランジスタはすべてｎチヤネル形を
仮定して本実施例の動作を説明する。
実施例において、メモリセルとして、容量CS、MOSトラ
ンジスタQMで構成された、いわゆる１トランジスタ形の
ダイナミツクメモリセルを用いた例を示している。なお
ここでは、メモリアレーARは、データ線ｎ、ワード線ｍ
のｎ×ｍのマトリクスとして示している。データ線は常
にD0,０〜Dn〜ｎのように２本が対になつて構成さ
れており、ここでは対となつたデータ線が互いに平行に
配置された、いわゆる折り返し形データ線（Folded Dat
a Line Arrangement）構成のを示している。本構造につ
いては、1980 ISSCC Dig.of Tech.Papers,pp228〜pp22
9.などに詳細が述べてある。本実施例においては第４図
のTMG1,TMG2などの回路は簡単のため省略してある。以
下、使用するMOSトランジスタはすべてｎチヤネル形を
仮定して本実施例の動作を説明する。
まず、同図（Ｂ）のように、パルスφＰが印加される
と、100,▲▼はαVEXTからVEXTに充電される。次
いで、例えばワード線X0が選択されると、これに接続さ
れたメモリセルMCからデータ線D0〜Dn上に読み出し信号
が出力される。一方、X0と同時にダミーワード線DX1に
もパルス印加され、ダミーセルDMCから、データ線０
〜ｎ上にMCの約1/2の信号が、参照用信号として出力
される。次に、φＡが高電位から低電位になると、セン
スアンプSAが作動し、上記参照用信号を基準にして、MC
からの出力信号を弁別し、差動増幅する。増幅後の信号
は前に述べたと同様にして、外部に出力される。また、
書き込みについても前述と同様に行なわれる。その後、
φS,φSSが印加されると、QS,QSSがオンになり、CDPとC
Dの電化分割によつて、データ線のプリチヤージが行な
われる。このとき、対となつたデータ線では必ず一方が
低電位（〜0V）、他方は高電位（〜VDP）になつている
ので、プリチヤージ後の電圧VDPは となる。D0,０間の電位関係はMCの情報によつて変化
するが、常にQSSによつて両データ線はシヨートされる
ので、上に述べたVDPの値が変化することはない。
と、100,▲▼はαVEXTからVEXTに充電される。次
いで、例えばワード線X0が選択されると、これに接続さ
れたメモリセルMCからデータ線D0〜Dn上に読み出し信号
が出力される。一方、X0と同時にダミーワード線DX1に
もパルス印加され、ダミーセルDMCから、データ線０
〜ｎ上にMCの約1/2の信号が、参照用信号として出力
される。次に、φＡが高電位から低電位になると、セン
スアンプSAが作動し、上記参照用信号を基準にして、MC
からの出力信号を弁別し、差動増幅する。増幅後の信号
は前に述べたと同様にして、外部に出力される。また、
書き込みについても前述と同様に行なわれる。その後、
φS,φSSが印加されると、QS,QSSがオンになり、CDPとC
Dの電化分割によつて、データ線のプリチヤージが行な
われる。このとき、対となつたデータ線では必ず一方が
低電位（〜0V）、他方は高電位（〜VDP）になつている
ので、プリチヤージ後の電圧VDPは となる。D0,０間の電位関係はMCの情報によつて変化
するが、常にQSSによつて両データ線はシヨートされる
ので、上に述べたVDPの値が変化することはない。
本実施例によれば、データ線のプリチヤージ電流を、C
DPへのプリチヤージ電流ICDPとして、メモリアレーの動
作は独立に任意の時間帯に分散することが可能であり、
過渡電源電流を大幅に低減できる。なお、同図（Ｂ）に
おいて、φＰをφＡのの後は低電位としているが、これ
は本質的な意味を持つものでなく、φＰとφＳの高電位
が極力重ならないように設定しておけば良く、この条件
を満たす範囲で任意の波形設定が可能である。
DPへのプリチヤージ電流ICDPとして、メモリアレーの動
作は独立に任意の時間帯に分散することが可能であり、
過渡電源電流を大幅に低減できる。なお、同図（Ｂ）に
おいて、φＰをφＡのの後は低電位としているが、これ
は本質的な意味を持つものでなく、φＰとφＳの高電位
が極力重ならないように設定しておけば良く、この条件
を満たす範囲で任意の波形設定が可能である。
第８図は、第７図において対となるデータ線間でCDPを
共用した例である。本実施例の動作は第７図と全く同様
である。データ線のプリチヤージ電圧は となり、VDPが所望の値となるようにCDPにより制御すれ
ば良い。
共用した例である。本実施例の動作は第７図と全く同様
である。データ線のプリチヤージ電圧は となり、VDPが所望の値となるようにCDPにより制御すれ
ば良い。
本実施例においても、第７図と同様の効果を得ることが
できる。なお、本実施例においては対となるデータ線間
でCDPを共用しているので、第７図では必要であつた、M
Cの情報によりデータ線の電圧VDPが変化するのを防止す
るためのトランジスタQSSは省略することも可能であ
る。
できる。なお、本実施例においては対となるデータ線間
でCDPを共用しているので、第７図では必要であつた、M
Cの情報によりデータ線の電圧VDPが変化するのを防止す
るためのトランジスタQSSは省略することも可能であ
る。
第９図は第７図，第８図においてCDPを全データ線で共
用した例であり、第５図で述べた実施例の具体例でもあ
る。
用した例であり、第５図で述べた実施例の具体例でもあ
る。
本実施例の動作も第７図，第８図と全く同様に説明でき
る。VDPの値は となり、CDPによりVDPを任意に設定できる。
る。VDPの値は となり、CDPによりVDPを任意に設定できる。
本実施例においては、第７図，第８図の効果に加えて、
AR全体のVDPを一定に設定することができ、動作の安定
化を図ることができる。なお、第８図と同様に、本実施
例においてもQSSを除去することができる。
AR全体のVDPを一定に設定することができ、動作の安定
化を図ることができる。なお、第８図と同様に、本実施
例においてもQSSを除去することができる。
以上の実施例においては、回路動作に必要なエネルギー
を予め蓄える手段として、容量を別途付加する例につい
て説明したが、半導体装置内の回路において元々存在す
る容量を利用してエネルギーを予め蓄えておくことも可
能である。
を予め蓄える手段として、容量を別途付加する例につい
て説明したが、半導体装置内の回路において元々存在す
る容量を利用してエネルギーを予め蓄えておくことも可
能である。
第10図はその一実施例であり、ここでは全体が４つのメ
モリアレーAR0〜AR3に分割されたDRAMにおいて、データ
線のプリチヤージを相互間の電荷分割によつて行なう例
を示している。ここでは簡単のためデータ線はＤとして
一本のみ示している。φ０〜φ３は各ARの選択信号であ
り、信号が印加されたARのみが動作する構成になつてい
る。φP0〜φP3はφ０〜φ３で選択された以外のメモリ
アレーのデータ線をプリチヤージするための信号であ
る。今AR0が選択された場合を例にとり動作を説明しよ
う。
モリアレーAR0〜AR3に分割されたDRAMにおいて、データ
線のプリチヤージを相互間の電荷分割によつて行なう例
を示している。ここでは簡単のためデータ線はＤとして
一本のみ示している。φ０〜φ３は各ARの選択信号であ
り、信号が印加されたARのみが動作する構成になつてい
る。φP0〜φP3はφ０〜φ３で選択された以外のメモリ
アレーのデータ線をプリチヤージするための信号であ
る。今AR0が選択された場合を例にとり動作を説明しよ
う。
各ARのデータ線はVDP＝αVEXTにプリチヤージされてい
る。φ０が印加されるとAR0は所定の動作を行なう。一
方、φP1〜φP3にも信号が印加され、AR1〜AR3のデータ
線はSWP1〜SWP3によりVEXTに充電される。続いてφ0,φ
P1〜φP3がオフ（低電圧）になり、φＳが印加されると
SWS0〜SWS3がオンになり、各メモリアレーのデータ線容
量間で電荷分割を生じ、各データ線は所定の値VDPにプ
リチヤージされる。この場合のVDPの値は となる。
る。φ０が印加されるとAR0は所定の動作を行なう。一
方、φP1〜φP3にも信号が印加され、AR1〜AR3のデータ
線はSWP1〜SWP3によりVEXTに充電される。続いてφ0,φ
P1〜φP3がオフ（低電圧）になり、φＳが印加されると
SWS0〜SWS3がオンになり、各メモリアレーのデータ線容
量間で電荷分割を生じ、各データ線は所定の値VDPにプ
リチヤージされる。この場合のVDPの値は となる。
以上述べたように、本実施例によれば半導体装置内に元
々存在する容量を利用してエネルギーを予め蓄積してお
くことが可能で、この目的のために余分の容量を付加す
る必要はない。また、本実施例によれば、各メモリアレ
ーは同一の材料、同一のパターンによつて形成されるた
め、各データ線容量は、製造条件がたとえ変動したとし
ても、常にほぼ同一の値となるため、VDPの値は常に一
定に保たれる利点を有する。
々存在する容量を利用してエネルギーを予め蓄積してお
くことが可能で、この目的のために余分の容量を付加す
る必要はない。また、本実施例によれば、各メモリアレ
ーは同一の材料、同一のパターンによつて形成されるた
め、各データ線容量は、製造条件がたとえ変動したとし
ても、常にほぼ同一の値となるため、VDPの値は常に一
定に保たれる利点を有する。
第11図は第10図に示した実施例のさらに詳細な実施例で
あり、第７図〜第９図と同様に、折り返り形データ線構
成の１トランジスタ形メモリセルを用いた例を示してい
る。なお、同図では簡単のためメモリセルは図示してい
ない。また、メモリアレーはAR,AR′の２つに分割され
ている。同図でφA,φＡ′によりAR,AR′がそれぞれ動
作し、φP,φＰ′によつてAR,AR′のデータ線がそれぞ
れプリチヤージされる。したがつて、φA,φＡ′が第10
図のφ０〜φ３に、φP,φＰ′が、第10図のφP0〜φP3
にそれぞれ対応する。本実施例においては、ARが動作時
にはAR′は休止状態、AR′が動作時にはARが休止状態と
なるが、休止となるメモリアレーでは、ワード線（簡単
のため図示していない）の信号は印加されないように構
成される。
あり、第７図〜第９図と同様に、折り返り形データ線構
成の１トランジスタ形メモリセルを用いた例を示してい
る。なお、同図では簡単のためメモリセルは図示してい
ない。また、メモリアレーはAR,AR′の２つに分割され
ている。同図でφA,φＡ′によりAR,AR′がそれぞれ動
作し、φP,φＰ′によつてAR,AR′のデータ線がそれぞ
れプリチヤージされる。したがつて、φA,φＡ′が第10
図のφ０〜φ３に、φP,φＰ′が、第10図のφP0〜φP3
にそれぞれ対応する。本実施例においては、ARが動作時
にはAR′は休止状態、AR′が動作時にはARが休止状態と
なるが、休止となるメモリアレーでは、ワード線（簡単
のため図示していない）の信号は印加されないように構
成される。
以下、同図（Ｂ）を参照しながら動作を説明する。な
お、ここではARが動作、AR′が休止の状態を想定して説
明を行なう。このメモリアレーの選択は、第５図におい
て説明したアドレス信号により行なわれる。
お、ここではARが動作、AR′が休止の状態を想定して説
明を行なう。このメモリアレーの選択は、第５図におい
て説明したアドレス信号により行なわれる。
まず、φＰ′が印加されるとAR′の各データ線はαVEXT
からVEXTにプリチヤージされる。次いで、ARのワード
線、φＡが印加されると前に述べたと同様に、メモリセ
ルの信号が増幅される。続いて、φS,φSSが印加される
と、AR′のデータ線容量と、ARのデータ線容量間の電荷
分割によつて、各々のデータ線がプリチヤージされる。
このときVDPの値は、 となる。本実施例において、電源電流はφＰ′によつて
AR′を充電する際にICDとして流れる。
からVEXTにプリチヤージされる。次いで、ARのワード
線、φＡが印加されると前に述べたと同様に、メモリセ
ルの信号が増幅される。続いて、φS,φSSが印加される
と、AR′のデータ線容量と、ARのデータ線容量間の電荷
分割によつて、各々のデータ線がプリチヤージされる。
このときVDPの値は、 となる。本実施例において、電源電流はφＰ′によつて
AR′を充電する際にICDとして流れる。
以上述べた実施例によれば、同一の材料、同一のパター
ンで形成されたデータ線間の電荷分割によつてVDPが定
まるため、製造ばらつきなどの影響を受けない安定した
動作を実現できる。過渡電源電流を大幅に低減しえる点
は前に述べた各実施例と同一である。
ンで形成されたデータ線間の電荷分割によつてVDPが定
まるため、製造ばらつきなどの影響を受けない安定した
動作を実現できる。過渡電源電流を大幅に低減しえる点
は前に述べた各実施例と同一である。
第12図は、第11図においてデータ線のプリチヤージを、
データ線の高電位補償回路ACRにより兼ねた例である。
すなわちACRは本来、例えば1981 ISSCC Dig.of Tech.Pa
pers,pp.85に述べられているように、SA増幅後高電位側
のデータ線電圧を補償し（ここではVEXTに高める）、メ
モリセルへの再書き込み電圧を充分高めるためのもので
あるが、ここでは、これを休止状態のメモリアレーのプ
リチヤージ手段としても利用する訳である。なお、同図
では簡単のため、AR,AR′のメモリアレーで、各一対の
データ線のみしか表示していない。以下、同図（Ｂ）を
参照しながら動作を説明する。
データ線の高電位補償回路ACRにより兼ねた例である。
すなわちACRは本来、例えば1981 ISSCC Dig.of Tech.Pa
pers,pp.85に述べられているように、SA増幅後高電位側
のデータ線電圧を補償し（ここではVEXTに高める）、メ
モリセルへの再書き込み電圧を充分高めるためのもので
あるが、ここでは、これを休止状態のメモリアレーのプ
リチヤージ手段としても利用する訳である。なお、同図
では簡単のため、AR,AR′のメモリアレーで、各一対の
データ線のみしか表示していない。以下、同図（Ｂ）を
参照しながら動作を説明する。
前に述べたと同様に、ワード線に信号が印加されてデー
タ線上にメモリセルからの微小信号が現われると、アド
レス信号によつて選ばれたメモリアレー、例えばARのφ
Ａが低電位になるとSAにより微小信号を増幅する。その
後、φAC,φAC′が印加されてACRが動作すると、高電位
（αVEXT）状態にあるデータ線、ここでは、ARのD0,A
R′のD0′，０′の電位がVEXTまで高められる。次い
でφS,φSSが印加されるとD0,0,D0′，０′のデー
タ線容量間で電荷分割が行なわれ、プリチヤージが行な
われる。そのときの電圧VDPは となる。本実施例においては、過渡電源電流はφAC,φ
AC′印加時に、D0,D0′０′のデータ線容量CDの充電
電流としてのICDが流れる。
タ線上にメモリセルからの微小信号が現われると、アド
レス信号によつて選ばれたメモリアレー、例えばARのφ
Ａが低電位になるとSAにより微小信号を増幅する。その
後、φAC,φAC′が印加されてACRが動作すると、高電位
（αVEXT）状態にあるデータ線、ここでは、ARのD0,A
R′のD0′，０′の電位がVEXTまで高められる。次い
でφS,φSSが印加されるとD0,0,D0′，０′のデー
タ線容量間で電荷分割が行なわれ、プリチヤージが行な
われる。そのときの電圧VDPは となる。本実施例においては、過渡電源電流はφAC,φ
AC′印加時に、D0,D0′０′のデータ線容量CDの充電
電流としてのICDが流れる。
以上述べた本実施例によれば、第11図の効果に加えて以
下の如き効果が得られる。
下の如き効果が得られる。
すなわち、本実施例においてはACRの駆動信号をアドレ
ス信号によつて選択する必要がなく、AR,AR′で共通の
信号とすることが可能である。なお、同時にACT動作さ
せることにより、ICDが大きくなり過ぎる場合は、第11
図のφP,φＰ′のように、休止状態にあるメモリアレ
ー、ここではAR′のφAC′をアドレス信号によつて選択
して、同図（Ｂ）のφAC″のようにすることにより、I
CDをICD″（AR）,ICD″（AR′）のように分離すること
が可能である。また、同図の一点鎖線で示したφACの
ように、その立ち上り時間を遅くして、ICD（AR′）
のように低電流化を図ることも可能である。このように
プリチヤージ用の信号の立ち上り時間を遅くして、低電
流化を図る手法は前述した各々の実施例においても適用
可能である。また、本実施例では、消費電力，過渡電流
を支配するVDPはαVEXTとして、メモリセルMCの動作の
安定度を支配する再書き込み電圧（読み出し動作後にMC
に再度書き込まれる電圧、すなわち記憶電圧に相当す
る）はVEXTとすることができ、低消費電力化，低過渡電
流化，高安定動作化を実現することができる。また、本
実施例においてはVDPの値は電荷分割を行なうデータ線
の組み合せによつて制御可能である。また、VDPの微調
整が必要な場合には、同図（Ａ）のようにCDP′を設け
て、QP′でVCCに充電、もしくはQGで接地電位に放電し
ておくことにより微調整を図ることが可能である。この
手法は第10図，第11図においても適用可能である。さら
に本実施例においては、ACRによつて高電位側のデータ
線をVEXTにレベル補償する例を示したが、実願昭56−37
706に開示した方法により電源電圧VEXTよりさらに高い
レベルに高めることも可能である。なお、本実施例にお
いてはVDPの値は容量に蓄えられた電荷によつて定まる
め、各ノードのリーク電流などにより電荷が消滅し、V
DPが変動する危険性がある。そのような場合には、同図
（Ａ）のように、消費電力の点で問題にならない程度に
充分大きい抵抗RB1,RB2によつてほぼαVEXTに等しい電
圧を発生し、上記リーク電流を補償を行なえばよい。こ
れは前述した各実施例においてもそのまま適用できる。
ス信号によつて選択する必要がなく、AR,AR′で共通の
信号とすることが可能である。なお、同時にACT動作さ
せることにより、ICDが大きくなり過ぎる場合は、第11
図のφP,φＰ′のように、休止状態にあるメモリアレ
ー、ここではAR′のφAC′をアドレス信号によつて選択
して、同図（Ｂ）のφAC″のようにすることにより、I
CDをICD″（AR）,ICD″（AR′）のように分離すること
が可能である。また、同図の一点鎖線で示したφACの
ように、その立ち上り時間を遅くして、ICD（AR′）
のように低電流化を図ることも可能である。このように
プリチヤージ用の信号の立ち上り時間を遅くして、低電
流化を図る手法は前述した各々の実施例においても適用
可能である。また、本実施例では、消費電力，過渡電流
を支配するVDPはαVEXTとして、メモリセルMCの動作の
安定度を支配する再書き込み電圧（読み出し動作後にMC
に再度書き込まれる電圧、すなわち記憶電圧に相当す
る）はVEXTとすることができ、低消費電力化，低過渡電
流化，高安定動作化を実現することができる。また、本
実施例においてはVDPの値は電荷分割を行なうデータ線
の組み合せによつて制御可能である。また、VDPの微調
整が必要な場合には、同図（Ａ）のようにCDP′を設け
て、QP′でVCCに充電、もしくはQGで接地電位に放電し
ておくことにより微調整を図ることが可能である。この
手法は第10図，第11図においても適用可能である。さら
に本実施例においては、ACRによつて高電位側のデータ
線をVEXTにレベル補償する例を示したが、実願昭56−37
706に開示した方法により電源電圧VEXTよりさらに高い
レベルに高めることも可能である。なお、本実施例にお
いてはVDPの値は容量に蓄えられた電荷によつて定まる
め、各ノードのリーク電流などにより電荷が消滅し、V
DPが変動する危険性がある。そのような場合には、同図
（Ａ）のように、消費電力の点で問題にならない程度に
充分大きい抵抗RB1,RB2によつてほぼαVEXTに等しい電
圧を発生し、上記リーク電流を補償を行なえばよい。こ
れは前述した各実施例においてもそのまま適用できる。
以上、本発明の詳細を各実施例において説明した。得ら
れた効果も各々の実施例において述べたが、本発明の主
目的とする低過渡電流化と、外部電源電圧をα倍（α
１）に下げて回路を動作させることにより低消費電力化
の他に各種の効果が得られる。たとえば、各データ線間
を短絡する実施例においては全体の容量を、平滑用容量
として利用し、半導体装置内の低雑音化を図ることも可
能になる。また、上述したように内部で動作電圧を下げ
ることにより、耐圧の低い微細素子を用いても従来と同
一の高い電源電圧で動作させることも可能になる。
れた効果も各々の実施例において述べたが、本発明の主
目的とする低過渡電流化と、外部電源電圧をα倍（α
１）に下げて回路を動作させることにより低消費電力化
の他に各種の効果が得られる。たとえば、各データ線間
を短絡する実施例においては全体の容量を、平滑用容量
として利用し、半導体装置内の低雑音化を図ることも可
能になる。また、上述したように内部で動作電圧を下げ
ることにより、耐圧の低い微細素子を用いても従来と同
一の高い電源電圧で動作させることも可能になる。
上記の各実施例においては、折り返し形データ線構成
（Folded Data Line Arrangement）の１トランジスタ形
メモリセルを用いたDRAMの適用を例題として説明した
が、上記以外の種々の場合に適用できる。たとえば、折
り返し形データ線構成の他に、IEE PROC.,Vol.130,Pt.
I,No.3,June 1983,pp127〜135.などに詳しい開放形デー
タ線構成（Open Data Line Arrangment）によるDRAMに
もそのまま適用できる。また、特願昭56−81042,57−12
5687,58−4162などに開示されているようなデータ線を
多数に分割して高S/N化を図るためのメモリアレー構成
にもそのまま本発明を適用できる。さらに実施例におい
てはデータ線のプリチヤージ手法として適用する例を説
明したが、第４図で示したその他の回路の動作電圧を設
定するために用いたり、あるいは異なる回路の容量間で
電荷分割を行なつて電圧を設定することもできる。ま
た、実施例においてはＮ−MOSトランジスタの使用を前
提として説明したが、全信号の電位関係をそのまま逆転
することにより、Ｐ−MOSトランジスタにおいてもその
まま適用できる。また、N,P両形のMOSトランジスタを用
いるＣ−MOS形の半導体装置、さらにはバイポーラ形ト
ランジスタを組み合せて使用する半導体装置においても
適用できる。
（Folded Data Line Arrangement）の１トランジスタ形
メモリセルを用いたDRAMの適用を例題として説明した
が、上記以外の種々の場合に適用できる。たとえば、折
り返し形データ線構成の他に、IEE PROC.,Vol.130,Pt.
I,No.3,June 1983,pp127〜135.などに詳しい開放形デー
タ線構成（Open Data Line Arrangment）によるDRAMに
もそのまま適用できる。また、特願昭56−81042,57−12
5687,58−4162などに開示されているようなデータ線を
多数に分割して高S/N化を図るためのメモリアレー構成
にもそのまま本発明を適用できる。さらに実施例におい
てはデータ線のプリチヤージ手法として適用する例を説
明したが、第４図で示したその他の回路の動作電圧を設
定するために用いたり、あるいは異なる回路の容量間で
電荷分割を行なつて電圧を設定することもできる。ま
た、実施例においてはＮ−MOSトランジスタの使用を前
提として説明したが、全信号の電位関係をそのまま逆転
することにより、Ｐ−MOSトランジスタにおいてもその
まま適用できる。また、N,P両形のMOSトランジスタを用
いるＣ−MOS形の半導体装置、さらにはバイポーラ形ト
ランジスタを組み合せて使用する半導体装置においても
適用できる。
以上述べた本発明によれば、低過渡電源電流、低消費電
力の半導体装置を実現できる。
力の半導体装置を実現できる。
第１図は従来例を説明する図、第２図〜第12図は本発明
の実施例を説明する図である。
の実施例を説明する図である。
フロントページの続き (56)参考文献 特開 昭57−172761（ＪＰ，Ａ) 特開 昭58−70482（ＪＰ，Ａ) 実開 昭56−159353（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】第１の対線を有する第１のメモリアレー
と、 第２の対線を有する第２のメモリアレーと、 上記第１のメモリアレーの上記第１の対線と上記第２の
メモリアレーの上記第２の対線との間に接続されたスイ
ッチ手段を具備してなり、 上記第１のメモリアレーを動作状態とさせる一方、上記
第２のメモリアレーを停止状態とせしめ、 上記第１のメモリアレーの動作の終了時に、上記スイッ
チ手段を非導通状態から導通状態とせしめることによ
り、上記第１のメモリアレーの上記第１の対線の容量と
上記第２のメモリアレーの上記第２の対線の容量との電
荷分割により、上記第２のメモリアレーの上記第２の対
線と上記第１のメモリアレーの上記第１の対線との間で
電荷移動を行うことを特徴とする半導体装置。 - 【請求項２】上記第１のメモリアレーを動作状態とさせ
る一方、上記第２のメモリアレーを停止状態とせしめと
ともに上記第２のメモリアレーの上記第２の対線を所定
の電位に充電せしめ、 上記第１のメモリアレーの動作の終了時に、上記スイッ
チ手段を非導通状態から導通状態とせしめることによ
り、上記第１のメモリアレーの上記第１の対線の容量と
上記第２のメモリアレーの上記第２の対線の容量との電
荷分割により、上記第２のメモリアレーの上記第２の対
線から上記第１のメモリアレーの上記第１の対線へ充電
を行うことを特徴とする特許請求の範囲第１項に記載の
半導体装置。 - 【請求項３】上記第１のメモリアレーの上記第１の対線
と上記第２のメモリアレーの上記第２の対線とは、それ
ぞれのメモリアレーの選択されたメモリセルの情報が読
み出されるデータ線対であることを特徴とする特許請求
の範囲第１項または第２項に記載の半導体装置。 - 【請求項４】上記メモリセルは１トランジスタ、１キャ
パシタから構成されたダイナミック型メモリセルである
ことを特徴とする特許請求の範囲第３項に記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025037A JPH0743932B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59025037A JPH0743932B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60170095A JPS60170095A (ja) | 1985-09-03 |
| JPH0743932B2 true JPH0743932B2 (ja) | 1995-05-15 |
Family
ID=12154708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59025037A Expired - Lifetime JPH0743932B2 (ja) | 1984-02-15 | 1984-02-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0743932B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194698A (ja) * | 1985-02-22 | 1986-08-29 | Toshiba Corp | ビット線充電回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56159353U (ja) * | 1980-04-24 | 1981-11-27 | ||
| JPS57172761A (en) * | 1981-04-17 | 1982-10-23 | Hitachi Ltd | Semiconductor integrated circuit |
| JPS5870482A (ja) * | 1981-10-23 | 1983-04-26 | Hitachi Ltd | 半導体集積回路 |
-
1984
- 1984-02-15 JP JP59025037A patent/JPH0743932B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60170095A (ja) | 1985-09-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |