JPH0743933B2 - 遷移検出回路 - Google Patents
遷移検出回路Info
- Publication number
- JPH0743933B2 JPH0743933B2 JP60151168A JP15116885A JPH0743933B2 JP H0743933 B2 JPH0743933 B2 JP H0743933B2 JP 60151168 A JP60151168 A JP 60151168A JP 15116885 A JP15116885 A JP 15116885A JP H0743933 B2 JPH0743933 B2 JP H0743933B2
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- JP
- Japan
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- input
- output
- transistor
- gate
- circuit
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Links
- 230000007704 transition Effects 0.000 title claims description 20
- 238000001514 detection method Methods 0.000 title claims description 11
- 239000003990 capacitor Substances 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000001143 conditioned effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体回路に関し、特にアドレス入力におけ
る遷移を検出するCMOS回路に関する。
る遷移を検出するCMOS回路に関する。
（従来の技術） 例えば、マツクアレクサンダ、ホワイト及びラオに発行
された米国特許第4,293,993号に開示された型式の半導
体ダイナミツク・書き込み及び読み出しメモリ素子にお
いては、アドレス・ビツトの遷移を検出することを必要
とすることがある。スタテイク・カラム・デコードを用
いたときは、カラム・アドレスに変化を生ずると、新し
いデータを出力する。しかし、アドレスの遷移が発生し
たことは、内部表示とするのが好ましい。
された米国特許第4,293,993号に開示された型式の半導
体ダイナミツク・書き込み及び読み出しメモリ素子にお
いては、アドレス・ビツトの遷移を検出することを必要
とすることがある。スタテイク・カラム・デコードを用
いたときは、カラム・アドレスに変化を生ずると、新し
いデータを出力する。しかし、アドレスの遷移が発生し
たことは、内部表示とするのが好ましい。
（発明の目的） 本発明の主な目的は、ダイナミツク書き込み及び読み出
しメモリ素子等において用いることができるように改良
されたアドレス遷移検出回路を提供することにある。本
発明の他の目的はメモリ素子の入力端子上のアドレスに
おける変化を検出する簡単化された低消費電力CMOS回路
を提供することにある。
しメモリ素子等において用いることができるように改良
されたアドレス遷移検出回路を提供することにある。本
発明の他の目的はメモリ素子の入力端子上のアドレスに
おける変化を検出する簡単化された低消費電力CMOS回路
を提供することにある。
（問題点を解決するための手段） 本発明の一実施例によれば、メモリ素子のアドレス入力
の遷移は一緒に論理和接続された一対のANDゲートを有
するCMOS回路において検出される。一方のANDゲートは
入力ビツト及びこの入力ビツトを遅延した補数を入力す
る。他方のANDゲートは入力ビツトの補数及び遅延した
だけのものを入力する。この遅延は遷移時間よりも長い
時定数を有するRC回路のものである。ANDゲートの出力
は、各遷移を示した後、ゼロ・レベルに復帰するために
プル・アツプ素子を用いている。これら多数の遷移検出
器は全てメモリ素子のすべてのアドレス・ビツトを監視
するように論理和接続してもよい。
の遷移は一緒に論理和接続された一対のANDゲートを有
するCMOS回路において検出される。一方のANDゲートは
入力ビツト及びこの入力ビツトを遅延した補数を入力す
る。他方のANDゲートは入力ビツトの補数及び遅延した
だけのものを入力する。この遅延は遷移時間よりも長い
時定数を有するRC回路のものである。ANDゲートの出力
は、各遷移を示した後、ゼロ・レベルに復帰するために
プル・アツプ素子を用いている。これら多数の遷移検出
器は全てメモリ素子のすべてのアドレス・ビツトを監視
するように論理和接続してもよい。
本発明の新しい特性と思われる特徴は、特許請求の範囲
に記載されている。しかし、本発明そのもの、その他の
特徴及びその効果は、付図と関連させて下記の詳細な説
明を参照することにより最良の理解が得られるであろ
う。
に記載されている。しかし、本発明そのもの、その他の
特徴及びその効果は、付図と関連させて下記の詳細な説
明を参照することにより最良の理解が得られるであろ
う。
（実施例） 第１図を参照すると、本発明による遷移検出回路10が示
されている。遷移検出回路10の入力11にはアドレス入力
ビツトが印加され、遷移検出回路10は入力11の電圧が０
から１、又は１から０に遷移をすると、線12に出力す
る。遷移検出回路10は、並列に接続された二対のトラン
ジスタ13,14;15,16（各対は一つのANDゲート）を有する
ORゲートを備えている。トランジスタ13はそのゲート・
ノード17にアドレスの入力11を直接入力しており、一方
トランジスタ14は反転遅延回路19を介してそのゲート・
ノード18に入力11の補数ビツトを入力している。同様
に、トランジスタ15は入力11をインバータ20を介してそ
のゲート・ノード21に入力している。トランジスタ16は
反転遅延回路23を介してそのゲート・ノード22に入力11
を反転したアドレス・ビツトを入力している。各反転遅
延回路19及び23はRCの組み合せからなり、ここで抵抗Ｒ
はＮチヤネルのトランジスタ24であり、コンデンサＣは
ソース及びドレインを接地させたトランジスタ25であ
る。Ｐチヤネルのトランジスタ26はそのゲートがゼロに
なると、コンデンサＣを電圧Vddから急速に充電し、ま
たＮチヤネルのトランジスタ24は入力11（即ちゲート・
ノード21）が１になると、当該トランジスタの大きさに
従つてゆつくりとした速度で放電をする。インバータ20
はＰチヤネルのトランジスタ27とＮチヤネルのトランジ
スタ28からなる。
されている。遷移検出回路10の入力11にはアドレス入力
ビツトが印加され、遷移検出回路10は入力11の電圧が０
から１、又は１から０に遷移をすると、線12に出力す
る。遷移検出回路10は、並列に接続された二対のトラン
ジスタ13,14;15,16（各対は一つのANDゲート）を有する
ORゲートを備えている。トランジスタ13はそのゲート・
ノード17にアドレスの入力11を直接入力しており、一方
トランジスタ14は反転遅延回路19を介してそのゲート・
ノード18に入力11の補数ビツトを入力している。同様
に、トランジスタ15は入力11をインバータ20を介してそ
のゲート・ノード21に入力している。トランジスタ16は
反転遅延回路23を介してそのゲート・ノード22に入力11
を反転したアドレス・ビツトを入力している。各反転遅
延回路19及び23はRCの組み合せからなり、ここで抵抗Ｒ
はＮチヤネルのトランジスタ24であり、コンデンサＣは
ソース及びドレインを接地させたトランジスタ25であ
る。Ｐチヤネルのトランジスタ26はそのゲートがゼロに
なると、コンデンサＣを電圧Vddから急速に充電し、ま
たＮチヤネルのトランジスタ24は入力11（即ちゲート・
ノード21）が１になると、当該トランジスタの大きさに
従つてゆつくりとした速度で放電をする。インバータ20
はＰチヤネルのトランジスタ27とＮチヤネルのトランジ
スタ28からなる。
出力12は、単にプル・アツプ・レジスタとして機能する
Ｐチヤネルのトランジスタ29を介して電圧Vddへ充電を
する。この出力12はCMOSのインバータ30の入力に印加さ
れ、インバータ30はその出力31がゼロ・レベルに復帰す
るように条件付けされている。他のインバータ32はノー
ド33に出力信号を供給する。
Ｐチヤネルのトランジスタ29を介して電圧Vddへ充電を
する。この出力12はCMOSのインバータ30の入力に印加さ
れ、インバータ30はその出力31がゼロ・レベルに復帰す
るように条件付けされている。他のインバータ32はノー
ド33に出力信号を供給する。
第１図の遷移検出回路10の動作において、入力11が（RC
時定数よりも充分に長い）時間ゼロとなると、トランジ
スタ13はオフとなり、反転遅延回路19のトランジスタ26
はコンデンサＣを充電させるので、トランジスタ14はオ
ンとなる相補側において、ゲート・ノード21はハイなの
で、トランジスタ15はオンとなり、また反転遅延回路23
のトランジスタ24はコンデンサＣを放電させ、トランジ
スタ16をオフにする。ここで、入力11のアドレス・ビツ
トがRC時定数よりも短かい遷移時間内に０から１になつ
たと仮定する。これにより、ゲート・ノード17をハイに
させ、トランジスタ13をオンにさせ、またRC遅延時間が
経過するまでトランジスタ14がオンを保持するので、ゲ
ート・ノード12を放電させる。出力12がローとなると、
出力31はハイとなるが、その後、プル・アツプ抵抗であ
るトランジスタ29により出力12は再びハイになり、従つ
て出力31はローとなる。トランジスタ29の抵抗値は、ト
ランジスタ13及び14を介してまたはトランジスタ15及び
16を介して出力12を接地する完全な経路がなくなると、
すぐに出力31をローに復帰させるように選択されてい
る。
時定数よりも充分に長い）時間ゼロとなると、トランジ
スタ13はオフとなり、反転遅延回路19のトランジスタ26
はコンデンサＣを充電させるので、トランジスタ14はオ
ンとなる相補側において、ゲート・ノード21はハイなの
で、トランジスタ15はオンとなり、また反転遅延回路23
のトランジスタ24はコンデンサＣを放電させ、トランジ
スタ16をオフにする。ここで、入力11のアドレス・ビツ
トがRC時定数よりも短かい遷移時間内に０から１になつ
たと仮定する。これにより、ゲート・ノード17をハイに
させ、トランジスタ13をオンにさせ、またRC遅延時間が
経過するまでトランジスタ14がオンを保持するので、ゲ
ート・ノード12を放電させる。出力12がローとなると、
出力31はハイとなるが、その後、プル・アツプ抵抗であ
るトランジスタ29により出力12は再びハイになり、従つ
て出力31はローとなる。トランジスタ29の抵抗値は、ト
ランジスタ13及び14を介してまたはトランジスタ15及び
16を介して出力12を接地する完全な経路がなくなると、
すぐに出力31をローに復帰させるように選択されてい
る。
入力11がRC時定数より十分に長い時間に対して電圧Vdd
にあつたときは、反転遅延回路19はトランジスタ24を介
してコンデンテサＣを放電させ、一方反転遅延回路23は
ゲート・ノード21がローとなるので、トランジスタ26を
介してそのコンデンサＣを充電させることになる。次
に、アドレスの入力11が１から０に遷移したときは、ト
ランジスタ15及び16は共にオンとなり、出力12は以前の
ように放電をする。
にあつたときは、反転遅延回路19はトランジスタ24を介
してコンデンテサＣを放電させ、一方反転遅延回路23は
ゲート・ノード21がローとなるので、トランジスタ26を
介してそのコンデンサＣを充電させることになる。次
に、アドレスの入力11が１から０に遷移したときは、ト
ランジスタ15及び16は共にオンとなり、出力12は以前の
ように放電をする。
例示的な実施態様を参照して本発明を説明したが、この
説明は限定的な意味において解釈されることを意図する
ものではない。本発明の例示的な実施態様並びに他の実
施態様に対する種々変形は、この説明を参照すると当該
分野に習熟する者にとつて明らかである。従つて、特許
請求の範囲は、本発明の真の範囲内に含まれるような変
形又は実施態様を含むものであることが理解される。
説明は限定的な意味において解釈されることを意図する
ものではない。本発明の例示的な実施態様並びに他の実
施態様に対する種々変形は、この説明を参照すると当該
分野に習熟する者にとつて明らかである。従つて、特許
請求の範囲は、本発明の真の範囲内に含まれるような変
形又は実施態様を含むものであることが理解される。
第１図は本発明により作成されたアドレス遷移検出回路
の電気的な回路図、第２図は第１図のアドレス遷移検出
回路におけるゲート・ノードの時間対電圧のプロツトを
示すタイミング図である。 符号の説明 11……入力端子、12……出力、 13〜16,24〜29……トランジスタ、 17,18,21……ゲート・ノード、 19,23……反転遅延回路、 20,30,32……インバータ。
の電気的な回路図、第２図は第１図のアドレス遷移検出
回路におけるゲート・ノードの時間対電圧のプロツトを
示すタイミング図である。 符号の説明 11……入力端子、12……出力、 13〜16,24〜29……トランジスタ、 17,18,21……ゲート・ノード、 19,23……反転遅延回路、 20,30,32……インバータ。
Claims (1)
- 【請求項１】遷移検出回路において、 入力端子、及びこの入力端子に接続された入力を有し、
入力を反転した出力を発生するインバータと、 出力ノード、及び電圧源に前記出力ノードを接続してい
るプル・アップ抵抗と、 直列に接続されたそれぞれのソース・ドレイン経路をも
ち、前記直列接続のソース・ドレイン経路により前記出
力ノードと基準電圧との間に接続された第１及び第２ト
ランジスタを有する第１論理回路と、 前記第１トランジスタのゲートを前記入力端子に接続す
る手段と、 前記第２トランジスタのゲートを前記入力端子に接続す
る第１遅延回路であって、 前記第１遅延回路は、前記入力端子に接続された入力と
前記第２トランジスタのゲートに接続された出力をもつ
第１インバータ及び前記第１インバータ出力と前記基準
電圧の間に接続された第１コンデンサを含む前記第１遅
延回路と、 直列に接続されたそれぞれのソース・ドレイン回路をも
ち、前記直列接続のソース・ドレイン経路により前記出
力ノードと基準電圧との間に接続された第３及び第４ト
ランジスタを有する第２論理回路と、 前記第３トランジスタのゲートを前記入力を反転した出
力に接続する手段と、 前記第４トランジスタのゲートを前記入力を反転した出
力に接続する第２遅延回路であって、 前記第２遅延回路は、前記入力を反転した出力接続され
た入力と前記第４トランジスタのゲートに接続された出
力をもつ第２インバータ及び前記第２インバータ出力と
前記基準電圧の間に接続された第２コンデンサを含む前
記第２遅延回路と を備えた遷移検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/628,886 US4633102A (en) | 1984-07-09 | 1984-07-09 | High speed address transition detector circuit for dynamic read/write memory |
| US628886 | 1984-07-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61113186A JPS61113186A (ja) | 1986-05-31 |
| JPH0743933B2 true JPH0743933B2 (ja) | 1995-05-15 |
Family
ID=24520726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151168A Expired - Lifetime JPH0743933B2 (ja) | 1984-07-09 | 1985-07-09 | 遷移検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4633102A (ja) |
| JP (1) | JPH0743933B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62170097A (ja) * | 1986-01-21 | 1987-07-27 | Fujitsu Ltd | 半導体記憶装置 |
| JPS62173692A (ja) * | 1986-01-28 | 1987-07-30 | Fujitsu Ltd | 半導体集積回路 |
| JPH057321Y2 (ja) * | 1986-09-30 | 1993-02-24 | ||
| US4724340A (en) * | 1986-11-21 | 1988-02-09 | Motorola, Inc. | Output circuit in which induced switching noise is reduced by presetting pairs of output lines to opposite logic states |
| JPH02131010A (ja) * | 1988-11-10 | 1990-05-18 | Fujitsu Ltd | アドレス変化検出回路 |
| US5719812A (en) * | 1988-11-16 | 1998-02-17 | Fujitsu Limited | Semiconductor memory including bit line reset circuitry and a pulse generator having output delay time dependent on type of transition in an input signal |
| JP3059737B2 (ja) * | 1989-12-25 | 2000-07-04 | シャープ株式会社 | 半導体記憶装置 |
| US5471157A (en) * | 1994-03-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with centralized control of edge transition detection pulse generation |
| JP3087653B2 (ja) * | 1996-05-24 | 2000-09-11 | 日本電気株式会社 | 半導体記憶装置 |
| KR100885021B1 (ko) * | 2002-09-12 | 2009-02-20 | 삼성전자주식회사 | 인버터 구동 장치 및 이를 이용한 액정 표시 장치 |
| US7268589B2 (en) * | 2005-12-16 | 2007-09-11 | Actel Corporation | Address transition detector for fast flash memory device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4286174A (en) * | 1979-10-01 | 1981-08-25 | Rca Corporation | Transition detector circuit |
| JPS56165983A (en) * | 1980-05-26 | 1981-12-19 | Toshiba Corp | Semiconductor storage device |
| JPS5794982A (en) * | 1980-12-02 | 1982-06-12 | Nec Corp | Memory circuit |
| JPS57164481A (en) * | 1981-04-02 | 1982-10-09 | Nec Corp | Storage device |
| JPS5956292A (ja) * | 1982-09-24 | 1984-03-31 | Hitachi Ltd | 半導体記憶装置 |
-
1984
- 1984-07-09 US US06/628,886 patent/US4633102A/en not_active Expired - Lifetime
-
1985
- 1985-07-09 JP JP60151168A patent/JPH0743933B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4633102A (en) | 1986-12-30 |
| JPS61113186A (ja) | 1986-05-31 |
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