JPH02201797A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は、データの読出しに先だってビット線対がプ
リチャージされ、データ読出し時はビット線対の電位差
をセンスアンプで増幅することによってデータの検出を
行うようにした半導体メモリ装置に関する。

（従来の技術） 同期クロック信号が必要な従来の同期型半導体メモリ装
置では、データの検出を行うセンスアンプのイネーブル
信号としてこの同期クロック信号か用いられている。

第３図は上記従来の半導体メモリ装置の要部であり、１
個のメモリセルのデータ読み出し系回路の構成を示す回
路図である。２本のビット線１１゜１１′　にはワード
線１２及びプリチャージ線１３が交差して配線されてい
る。メモリセル部１４はラッチ回路１５及びこのラッチ
回路１５とビット線１１．１１’のそれぞれとの間に挿
入されたトランスファーゲートとじてのＮチャネルＭＯ
３）ランジスタ１６．１７とからなり、トランジスタ１
８．１７それぞれのゲトはワード線１２に接続されてい
る。他方、プリチャージ部１８は各一端がビット線１１
．１１’それぞれに接続され、他端が共通に電源電圧Ｖ
ｃｃに接続されたＰチャネルＭＯ８）ランジスタ１９．
２０及び両端がビット線１１．１１’　に接続されたＰ
チャネルＭＯ３）ランジスタ２１からなり、これらのト
ランジスタ１９．２０．２１の各ゲートがプリチャージ
線１３に接続されている。

また、センスアンプ２２は差動型のものであり、Ｎチャ
ネルＭＯ８Ｉ−ランジスタ２３．２４のゲート間にビッ
ト線１１．１１’間の電位差が入力されるようになって
いる。電源電圧Ｖｃｃとトランジスタ２３゜２４それぞ
れの一端との間には、ゲートが共通接続されたＰチャネ
ルＭＯ３）ランジスタ２５．２Ｂのそれぞれが挿入され
ている。そのうち、トランジスタ２５と２３の接続ノー
ドＳＡには上記両トランジスタ２５．２８の共通ゲート
が接続されている。また、トランジスタ２３．２４それ
ぞれの他端と接地電圧Ｖｓｓとの間には、ゲートにこの
センスアンプ２２のイネーブル信号が供給されるＮチャ
ネルＭＯＳトランジスタ２７が挿入されている。また、
トランジスタ２４と２６の接続ノードＳＢにこのセンス
アンプ２２の検出結果が得られ、２個のインバータ２８
２９を介して出力Ｏｕｔとして出力される。

３０は読み出し制御回路である。上記したようにメモリ
チップ（図示せず）には、同期用の一定周波数のクロッ
ク信号ＣＫが供給される。この信号ＣＫはインバータ３
１を介して反転され、プリチャジ信号ＰＲとして上記プ
リチャージ線１３に供給される。また、信号ＣＫはイン
バータ３２を介して反転され、２人力のＮＡＮＤゲート
回路３３の一方の入力端に供給される。このＮＡＮＤゲ
ート回路３３の他方の入力端には読み出し及び書込み信
号ＲＷか供給される。ＮＡＮＤゲート回路３３の出力は
インバータ３４を介し、読み出し制御信号ＲＤとして上
記センスアンプ２２内のトランジスタ２７のゲトに供給
される。

第４図は第３図回路における読出し動作の各部の波形を
示すタイミングチャートである。このタイミングチャー
トを用いて第３図回路の読み出し動作を説明する。まず
、信号ＣＫが“Ｈ”レベルになるとプリチャージ信号Ｐ
Ｒが“Ｌ”　レベルになる。これにより、プリチャージ
部１８のトランジスター９．２０．２１がオンし、ビッ
ト線１１．１１’が同一の“Ｈ”　レベルにプリチャー
ジされる。

次に、ＣＫが“Ｈ″レベルら“Ｌ″レベル変化すると、
信号ＲＤが“Ｌ”レベルから“Ｈ”レベルになり、トラ
ンジスタ２７がオンするのでセンスアンプ２２は活性状
態になる。

次に、ワード線１２が図示しないデコーダにより選択さ
れ、信号ＷＤが“Ｌ″レベルら“Ｈ”レベルに変化する
。これにより、メモリセル部１４内のトランジスタ１６
．１７がオンし、ラッチ回路１５の記憶データがビット
線１１．１１’　に読出され、各ビット線電位ＢＴ、Ｂ
Ｔがこの読出しデータに応じて設定される。所定時間が
経過し、電位ＢＴとＢＴの電位差がΔＶ以上になるとセ
ンスアンプ２２のがノードＳＢが論理“Ｈ”　もしくは
“Ｌ”レベルに設定され、これが出力Ｏｕｔとしてイン
バタ２９から出力される。

次に、クロック信号ＣＫが再び“Ｈ″レベルなると、プ
リチャージ部１８によりビット線１１゜１１′のプリチ
ャージが開始され、さらに信号ＲＤが“Ｌ”　レベルに
なり、センスアンプ２２が非活性状態になる。

このようにセンスアンプ２２の動作期間は信号ＲＤに依
存している。すなわち、信号ＲＤが”Ｈ”レベルの期間
ｔではセンスアンプ２２は常に活性状態である。従って
、ノードＳＢの論理レベルが決定した後も、次にクロッ
ク信号ＣＫが“Ｈ”レベルになるまではセンスアンプ２
２は非活性状態にならない。

ここで仮に、メモリセル部１４の記憶データにより、Ｂ
Ｔが“Ｈ”レベルでＢＴが“Ｌ”　レベルに設定される
場合、トランジスタ２３はオンし、ノドＳＡの電位を引
下げる。その後、このノードＳＡの電位がトランジスタ
２５の閾値電圧の絶対値を越えると、トランジスタ２５
がオンする。この結果、トランジスタ２５．２３．２７
を通る貫通電流が生じる。この貫通電流はノードＳＢの
論理レベルが安定した後も時間を内において流れつづけ
る。この結果、読み出し動作において、消費電流が大き
くなるという欠点がある。

（発明が解決しようとする課題） このように従来では読み出し時、センスアンプにおける
貫通電流の発生期間が長く、消費電流が増大するという
欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、消費電流の低減が図れる半導体メモ
リ装置を提供することにある。

［発明の構成］ （課題を解決するための手段） この発明の半導体メモリ装置はメモリセルと、このメモ
リセルに接続されたビット線対と、このビット線対をプ
リチャージする第１のプリチャージ手段と、上記ビット
線対間の電位差を増幅するセンスアンプと、上記ビット
線対のそれぞれと等価な負荷容量を持つダミービット線
と、上記メモリセルと等価なビット線駆動能力を持つダ
ミーメモリセルと、上記ダミービット線をプリチャージ
する第２のプリチャージ手段と、上記メモリセル及びダ
ミーメモリセルを同時に選択する選択手段と、上記選択
手段により上記ダミーメモリセルが選択された際に上記
ダミービット線の電位かプリチャージ電位から所定の電
位だけ変化したことを検出するダミービット線電位検出
手段と、上記センスアンプの動作を可能にするイネーブ
ル信号と上記ダミービット線電位検出手段の検出信号と
が供給され、両信号に基づいて上記センスアンプの動作
期間を決定するセンスアンプ制御手段とから構成される
。

（作用） データ読出し時にビット線対における各電位はメモリセ
ルのデータに応じて変化する。活性状態になっているセ
ンスアンプはビット線対間の電位差が充分に大きくなっ
た時点でデータを検出する。一方、ダミービット線電位
も“Ｌ″レベル側記憶データが読出されるビット線の電
位と同様に下降し、所定時間の経過後、すなわち、始め
の電位から所定電位だけ低下し、上記出力データが決定
した後、しかも次のクロック信号ＣＫが発生する以前に
、レベル検出回路が論理を反転し、センスアンプを非活
性状態にする。これにより、読み出し出力決定後、次の
クロック信号が発生するまでのセンスアンプの動作によ
る消費電流が極めて小さくなる。

（実施例） 以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明の半導体メモリ装置の要部であり、１
個のメモリセルのデータ読み出し系回路の構成を示す回
路図である。メモリセル部Ｉ２、プリチャージ部１８、
センスアンプ２２及び読み出し制御回路３０はそれぞれ
従来と同様に構成されている。

すなわち、２本のビット線１１．１１’　にワード線１
２及びプリチャージ線１３が交差して配線されており、
メモリセル部１４はラッチ回路１５及びこのラッチ回路
１５とビット線１１．１１’　それぞれとの間に挿入さ
れたトランスファーゲートとしてのＮチャネルＭＯ８Ｉ
−ランジスタ１Ｂ、　１７からなり、トランジスタ［１
，１７それぞれのゲートはワード線１２に接続されてい
る。また、プリチャージ部１８は各一端がビット線１１
．１１’に接続され、他端が共通に電源電圧Ｖｃｃに接
続されたＰチャネルＭＯ８）ランジスタ１９．２０及び
両端がビット線１１．１１’　に接続されたＰチャネル
ＭＯＳトランジスタ２１がらなり、これらトランジスタ
１９．２０．２１の各ゲートがプリチャージ線１３に接
続されている。そして、センスアンプ２２は差動型のも
のであり、ＮチャネルＭＯＳトランジスタ２３．２４の
ゲート間にビット線１１、１１’間の電位差が入力され
るようになっている。電源電圧Ｖｃｃとトランジスタ２
３．２４それぞれの一端との間には、ゲートが共通接続
されたＰチャネルＭＯＳトランジスタ２５．２６それぞ
れが挿入されている。そのうち、トランジスタ２５と２
３の接続ノードＳＡには上記両トランジスタ２５．２８
の共通ゲートが接続されている。また、トランジスタ２
３．２４それぞれの他端と接地電圧Ｖｓｓとの間にはゲ
ートにこのセンスアンプ２２のイネーブル信号が供給さ
れるＮチャネルＭＯ８）ランジスタ２７が挿入されてい
る。また、トランジスタ２４と２６の接続ノードＳＢで
はこのセンスアンプ２２の検出結果が得られる。

読み出し制御回路３０も従来の構成と同様である。

すなわち、同期用の一定周波数のクロック信号ＣＫがイ
ンバータ３１で反転され、プリチャージ信号ＰＲとして
プリチャージ線１３に供給される。また、信号ＣＫはイ
ンバータ３２を介して反転され、２人力のＮＡＮＤゲー
ト回路３３の一方の入力端に供給される。このＮＡＮＤ
ゲート回路３３の他方の入力端には読み出し及び書込み
信号ＲＷか供給される。ＮＡＮＤゲート回路３３の出力
はインバータ３４を介して読み出し制御信号ＲＤとして
出力される。

さらに、この実施例ではダミービット線４１、ダミーメ
モリセル部４２、プリチャージ部４３、レベル検出回路
４４及びラッチ回路４５が設けられている。

上記ダミービット線４１は上記ビット線ＩＩ、　１１’
それぞれと同じ配線材料及び配線長を持ち、ビット線１
１．１１’　と等価な負荷容量を持つように構成されて
いる。上記メモリセル部４２は入力端が電源電圧ＶＣｃ
に接続されたインバータ４６と、このインバータ４６の
出力端とダミービット線４１との間に両端が挿入され、
ゲートが上記ワード線１２に接続されたＮチャネルＭＯ
８＋−ランジスタ４７とからなす、上記メモリセル部１
４と等価なビット線駆動能力を持つように構成されてい
る。また、プリチャジ部４３は電源電圧Ｖｃｃとダミー
ビット線４１との間に両端か挿入され、ゲートが上記プ
リチャジ線１３に接続されたＰチャネルＭＯＳトランジ
スタ４８からなる。

レベル検出回路４４はＮＡＮＤゲート回路４９及びイン
バータ５０．５］、　５２からなる。すなわち、上記読
み出し制御回路３０からの出力信号ＲＤがＮＡＮＤゲー
ト回路４９の一方の入力端に供給されるようになってお
り、ダミービット線４１とこのＮＡＮＤゲート回路４９
の他方の入力端との間に２個のインバータ５０．５１が
直列に挿入されている。

そして、ＮＡＮＤゲート回路４９の出力はインバータ５
２に供給され、このインバータ５２の出力ＳＮがセンス
アンプ２２内のトランジスタ２７のゲートに供給される
ようになっている。

上記センスアンプ２２内のノードＳＢはラッチ回路４５
の入力端子りに接続されている。このラッチ回路４５の
ラッチ制御端子ＴＰには上記信号ＳＮが供給されるよう
になっている。そして、このラッチ回路４５の出力端子
Ｑが出力Ｏｕｔとして出力される。

第２図は第１図回路における読出し動作の各部の波形を
示すタイミングチャートである。このタイミングチャー
トを用いてデータの読出し動作を説明する。まず、クロ
ック信号ＣＫが”Ｈ”レベルになるとプリチャージ信号
ＰＲが“Ｌ″レベルなり、これにより、プリチャージ部
１８のトランジスタ１９．２０．２１がオンし、ビット
線１１．１１’が同一の“Ｈ”　レベルにプリチャージ
される。これと同時に、プリチャージ部４３内のトラン
ジスタ４７もオンするのでダミービット線４１も同様に
“Ｈ“レベルにプリチャージされる。この結果、各ビッ
ト線電位ＢＴ、ＢＴ及びＤＢがすべて“Ｈ”レベルに設
定される。

一方、読み出し制御回路３ｏからの信号ＲＤは“Ｌ”レ
ベルであり、レベル検出回路４４の出力信号ＳＮも“Ｌ
″レベルあるため、センスアンプ２２内のトランジスタ
２７がオフし、センスアンプ２２は非活性状態である。

クロック信号ＣＫが“Ｈ″レベルら“Ｌ”レベルに変化
すると、プリチャージ信号ＰＲが“Ｈ”レベルになり、
ビット線１１．１１’及びダミービット線４１へのプリ
チャージが終了する。また、信号ＲＤが“Ｌ”レベルか
ら“Ｈ”　レベルに変化することにより、レベル検出回
路４４内のＮＡＮＤゲト回路４８の２人力は共に“Ｈ”
レベルになり、信号ＳＮは“Ｌ”レベルから“Ｈ“レベ
ルに変化する。従って、トランジスタ２７がオンするの
でセンスアンプ２２が活性状態になる。

次に、ワード線１２が図示しないデコーダにより選択さ
れ、信号ＷＤが“Ｌ”レベルからＨ”　レベルに変化す
る。これにより、メモリセル部１４内の各トランジスタ
１Ｂ、　１７がオンし、ラッチ回路１５の記憶データが
ビット線ＩＩ、　１１’　に読出され、各ビット線電位
ＢＴ、ＢＴがこの記憶データに応じて設定される。それ
と共に、メモリセル部４２のトランジスタ４６もオンし
、ダミービット線４１に“Ｌ”レベルが出力される。

所定時間が経過した後、ビット線電位ＢＴとＢＴ間の電
位差がある値（ΔＶ）以上になると、センスアンプ２２
のノードＳＢか論理“Ｈ”もしくは“Ｌ″レベル設定さ
れ、ラッチ回路４５は信号ＳＮが“Ｈ″レベルなってい
る期間に上記ノードＳＢの出力データをラッチする。一
方、ダミービット線電位ＤＢも“Ｌ″レベル側データが
読み出されたビット線電位ＢＴと同様に下降する。

そして所定時間の経過後、すなわち、電位ＤＢがプリチ
ャージ電位からインバータ５０の回路閾値たけ低下した
後にインバータ５０の出力が“Ｌ“レベルに反転し、レ
ベル検出回路４４の出力信号ＳＮが“Ｌ″レベル反転す
る。この信号ＳＮが“Ｌ″レベル変化すると、センスア
ンプ２２内のトランジスタ２７がオフし、センスアンプ
２２は非活性状態になる。それと共にラッチ回路５２に
おけるラッチ制御がなされ、読出しデータが保持される
。

これにより、読出し出力Ｏｕｔが決定した後、次にクロ
ック信号ＣＫが“Ｈ”レベルになるまでの時間、センス
アンプ２２の動作を禁止することかでき、センスアンプ
２２での検出データの確定後にこのセンスアンプにおけ
る貫通電流による無駄な消費電流を削減することができ
る。

上記実施例によれば、読出し期間内でセンスアンプの出
力が有効なデータとして安定した後、センスアンプを非
活性にすることにより貫通電流が極めて小さくでき、消
費電流が低減される。しかも、従来と同様に高速の読み
出しが行える。

新たに設けるダミービット線とその周辺回路はＡＳＩＣ
（特定用途向けＩＣ）等のＲＡＭで要求される可変メモ
リ容量型のＲＡＭの設計に適している。というのは、任
意のサイズのＲＡＭを設計したとしても、ビット線の負
荷容量に依存してセンスアンプを非活性にするタイミン
グが自動的に変化するからである。しかもメモリ装置の
規模が大きくなるほど占有面積の割合は低くなるという
利点がある。

［発明の効果コ 以上説明したようにこの発明によれば、消費電流が低減
される半導体メモリ装置が提供できる。

【図面の簡単な説明】

第１図はこの発明の一実施例による構成の回路図。第２
図は第１図回路の動作を説明するためのタイミングチャ
ート。第３図は従来の半導体メモリ装置の要部を示す回
路図、第４図は第３図回路の動作を説明するためのタイ
ミングチャートである。 １１、１１’　・・・ビット線、１２・・・ワード線、
１３・・・プリチャージ線、１４・・・メモリセル部、
１５．４５・・・ラッチ回路、１６．１７．２３．２４
．２７．４７・・・ＮチャネルＭＯＳ）ランジスタ、１
８．４３・・・プリチャージ部、１９、２０．２１．２
５．２６．４８・・・ＰチャネルＭＯＳトランジスタ、
２２・・・センスアンプ、３０・・・読み出し制御回路
、３１．　３２．　３４．４Ｂ、　５０．　５１．　５
２・・・インバータ、３３、４９・・・ＮＡＮＤゲート
回路、４１・・・ダミービット線、４２・・・ダミーメ
モリセル部、４４・・・レベル検出回路。 出願人代理人　弁理士　鈴江武彦 １：００２の Ｏ工のの 貼 Ｏ 匡

Claims (2)

【特許請求の範囲】
1. （１）メモリセルと、 上記メモリセルに接続されたビット線対と、上記ビット
   線対をプリチャージする第１のプリチャージ手段と、 上記ビット線対間の電位差を増幅するセンスアンプと、 上記ビット線対のそれぞれと等価な負荷容量を持つダミ
   ービット線と、 上記メモリセルと等価なビット線駆動能力を持つダミー
   メモリセルと、 上記ダミービット線をプリチャージする第２のプリチャ
   ージ手段と、 上記メモリセル及びダミーメモリセルを同時に選択する
   選択手段と、 上記選択手段により上記ダミーメモリセルが選択された
   際に上記ダミービット線の電位がプリチャージ電位から
   所定の電位だけ変化したことを検出するダミービット線
   電位検出手段と、 上記センスアンプの動作を可能にするイネーブル信号と
   上記ダミービット線電位検出手段の検出信号とが供給さ
   れ、両信号に基づいて上記センスアンプの動作期間を決
   定するセンスアンプ制御手段と を具備したことを特徴とする半導体メモリ装置。
2. （２）上記センスアンプの出力をラッチするラッチ手段
   が設けられ、このラッチ手段のラッチ動作を前記センス
   アンプ制御手段の出力によって制御するように構成した
   ことを特徴とする請求項１記載の半導体メモリ装置。