JPH0743952B2

JPH0743952B2 - 電源電圧低下検出回路

Info

Publication number: JPH0743952B2
Application number: JP30361088A
Authority: JP
Inventors: 潔和橋本
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-11-30
Filing date: 1988-11-30
Publication date: 1995-05-15
Anticipated expiration: 2010-05-15
Also published as: US5008566A; JPH02149998A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、絶縁ゲート型電界効果型トランジスタ（以
下、IGFETという）を主な構成要素とし、例えば電気的
に書き込み・消去が可能な記憶装置（以下、EEPROMとい
う）に使用される電源電圧低下検出回路に関する。

［従来の技術］ EEPROMは、電気的に書き込み・消去が可能のため、装置
に搭載された状態で、外部入力端子（例えば▲▼、
▲▼、▲▼）に“L"又は“H"を印加することに
より、書き込みモードを始めとする下記第１表の各モー
ド設定が可能となる。

従って、EEPROMが搭載された装置の故障等で、電源が遮
断又は電源電圧が保証範囲よりも低下した場合は、EEPR
OMのメモリーセルが誤って書き込まれたり、消去された
りすることがある。

例えば、上記のモード表において、▲▼端子が
“H"、▲▼端子が“L"、▲▼端子が“H"で、EE
PROMがスタンバイモードのとき、装置の電源電圧が低下
すると、▲▼端子に印加される電圧も“H"→“L"
へ、▲▼端子に印加される電圧も“H"→“L"へ変化
する。このとき、▲▼端子に▲▼端子に比べて
約10倍の容量が付加されていたとすると、▲▼端子
に印加される電圧が“H"→“L"に変化するスピードが、
▲▼端子に印加される電圧が“H"→“L"に変化する
スピードに比べて速くなり、一瞬、書き込みモードにな
り、I/O端子に出力されているデータ（この場合、ハイ
インピーダンスになっているため、不定である。）が誤
って、ある番地のメモリーセルに書き込まれることにな
る。

そこで、このような電源電圧低下に伴う誤書き込みを防
ぐために、EEPROMには、通常、電源電圧低下を検出する
電源電圧低下検出回路が内蔵されている。そして、EEPR
OMは、この回路によって電源電圧の低下が検出されたと
きには、書き込み禁止の状態になるように回路設計され
ている。

電源電圧低下検出回路は、電源電圧がある値｛V_CC（IN
V）｝以下になったかどうかを検出するもので、例え
ば、電源電圧（V_CC）が、V_CC＞V_CC（INV）のときには
“H"レベルを出力し、V_CC≦V_CC（INV）の時には“L"レ
ベルを出力する。

V_CC（INV）の値は、通常使用状態で書き込み禁止状態と
ならないように電源電圧保証範囲より小さい値に設定さ
れる。そして、このV_CC（INV）の値は、EEPROMの使用環
境の温度変化、EEPROM製造時のトランジスタのデバイス
パラメータのバラツキ等により、できるだけ変化しない
ことが望ましい。

もし、V_CC（INV）が高くなり、電源電圧保証範囲に入っ
てしまうと、通常の使用状態で書き込みができなくなっ
てしまう。

また、V_CC（INV）が低くなると、装置の電源電圧低下を
電源電圧低下検出回路が的確に検出できなくなるため、
装置の電源電圧低下によりEEPROMの誤書き込みが起こり
やすくなるという不具合を生じる。

この問題を第６図に示した従来の電源電圧低下検出回路
に則して更に詳細に説明する。第６図において、Q₂₁,Q
₂₂,Q₂₅は、エンハンスメント型のＮチャネル型IGFET
（以下、NE−IGFETという）であり、Q₂₃,Q₂₄はディプレ
ッション型のＮチャネル型IGFET（以下、ND−IGFETとい
う）である。NE−IGFETQ₂₁,Q₂₂及びND−IGFETQ₂₃は、電
源端子CCと接地との間に直列に接続され、各ゲートがド
レイン，ドレイン，ソースに夫々接続され、夫々導通す
ることにより、電源電圧V_CCを分圧する。また、ND−IGF
ETQ₂₄とNE−IGFETQ₂₅とは、節点C₂を入力とするE/Dイン
バータを構成している。節点C₃に現れるこのインバータ
の出力は、更にインバータI₁を介して節点C₄に電源電圧
低下検出出力として出力される。

ここで、各IGFETQ₂₁乃至Q₂₅のゲート幅／ゲート長（以
下、単にW/Lという）は、Q₂₃がQ₂₁及びQ₂₂に比べて高抵
抗になるように、また、Q₂₄がQ₂₅に比べて高抵抗になる
ように夫々設計されている。例えば、Q₂₁とQ₂₂のW/Lは6
0/3に、Q₂₃のW/Lは6/2000に、Q₂₄のW/Lは6/2000に、Q₂₅
のW/Lは60/3に夫々設計されている。このため、Q₂₁,
Q₂₂,Q₂₃に流れる電流及びQ₂₄とQ₂₅に流れる電流は夫々
約0.5μＡと極く僅かである。また、Q₂₄とQ₂₅から構成
されるインバータの論理しきい値は略々NE−IGFETのし
きい値V_TNに設定される。

次に、この回路の動作を第７図を用いて説明する。第７
図は、電源電圧V_CCが変化したときの節点C₁,C₂,C₃,C₄の
電圧変化を示したものである。ここで、説明を簡単にす
るために、NE−IGFETQ₂₁,Q₂₂,Q₂₅のしきい値は全て同一
［V_TN］であるとする。

（１）V_CC＞3V_TNのとき節点C₂の電圧がV_TNより高くなるので、節点C₃には0V
が、節点C₄には［V_CC］が印加される。

（２）V_CC≦3V_TNのとき V_CCが低下すると、節点C₁の電圧（V_C1）及び節点C₂の電
圧（V_C2）が低下し、V_C2≦V_TNになると、節点C₃の電圧
（V_C3）が［V_CC］になり、節点C₄の電圧は0Vになる。

従って、この電源電圧低下検出回路が検出する電源電圧
V_CC（INV₂）は、（１）式で表される。

V_CC（INV₂）≒3V_TN …（１）前述したように、電源電圧V_CC（INV）の値は、温度変化
に対して、できるだけ変化しないことが望ましい。

そこで、次に（１）式に示す値の温度変化について述べ
る。

（１）式において、V_TNは“Physics and Technology of
Semiconductor Devices"に示されているように、
（２）式で表される。

但し、 V_FBP:基板であるＰ型半導体のフラットバンド電位 φ_FP:基板であるＰ型半導体のフェルミレベル，φ_FP＞
０ C_OX:ゲート酸化膜厚 K_S:基板の比誘電率 ε_O:真空の誘電率 N_A:基板であるＰ型半導体のアクセプタ濃度なお、以下、 K_S:11.8, ε₀:8.854×10^-12（F/m）， K_OX＝3.8 とする。

（２）式において、V_FBPは下記（３）式で表される。

但し、 φ_M:電極（アルミニウム）の仕事関数 φ_SP:P型半導体の仕事関数 χ：シリコンの電子親和力 E_g:シリコンのエネルギーギャップ k:ボルツマン定数 T:絶対温度 n_i:真性キャリア濃度なお、以下、ｋ＝8.62×10^-5eV/K, E_g＝1.1eV とする。

また、（２）式において、φ_FPは（４）式で表される。

（２）乃至（４）式において、φ_Ｍ＝4.25V,χ＝4.1V,E
_g＝1.1V,C_OX＝500Å,K_s＝11.8,N_A＝2.5×10²²/m³とし、
温度が25℃のときのn_iをn_i＝1.45×10¹⁶/m³とすると、
温度が25℃のときのφ_FPは φ_FP（25℃）＝0.37V …（５）となる。また、温度が25℃のときのV_TNは（２）式に上
記の値を代入することにより、 V_TN（25℃）＝（−0.77V）＋（0.74V）＋（1.17V）＝1.14V …（６）となる。従って、温度が25℃のときのV_CC（INV₂）の値
は、 V_CC（INV₂）＝３×1.14V＝3.42V …（７）となる。

一方、温度が100℃のときのφ_FPは、温度が100℃のとき
のn_iをn_i＝２×10¹⁸/m³とすると、 φ_FP（100℃）＝0.30V …（８）であり、また、温度が100℃のときのV_TNは、E_gが温度に
対し変化しないと仮定すると、（６）式の場合と同様に V_TN（100℃）＝（−0.70V）＋0.60V ＋1.05V＝0.95V …（９）であるから、温度が100℃のときのV_CC（INV₂）は V_CC（INV₂）＝３×0.95V＝2.85V …（10）となる。

以上述べた例でわかるように、第６図に示す従来例の電
源電圧低下検出回路が検出する電源電圧は、温度が25℃
の場合は、3.42Vであったものが、温度が100℃になる
と、2.85Vに変化する。つまり、75℃の温度変化に対
し、V_CC（INV₂）の値が0.57Vも変化することになる。

第８図は、V_TNの温度変化と（１）式で表されるV_CC（IN
V₂）の温度変化を示したものである。（１）式からわか
るとおり、V_CC（INV₂）の値は、V_TNの値の３倍となり、
V_TN及びV_CC（INV₂）はいずれも負の温度係数を持つ。

［発明が解決しようとする課題］以上述べたように、上述した従来の電源電圧低下検出回
路は、検出する電源電圧を（１）式で示すように、NE−
IGFETのしきい値V_TNの３倍に設定しているので、温度変
化によりV_TNが25℃のときの設計値からΔV_TN変化したと
すると、V_CC（INV₂）の値は３ΔV_TNと大きく変化するこ
とになる。つまり、低温になると、V_CC（INV₂）の値が
高くなり、電源電圧保証範囲（例えば4.5V乃至5.5V）に
近づき、高温になると、V_CC（INV₂）の値が低くなり、
電源電圧低下検出回路が、半導体装置の電源電圧低下を
的確に検出できなくなるという欠点がある。

従って、低温時にV_CC（INV₂）の値が、電源電圧保証範
囲に入らないように、V_TNの温度特性を考慮して、V
_CC（INV₂）の値を設計しなければならず、電源電圧低下
検出回路の設計が困難になるという問題があった。ま
た、高温時に、V_CC（INV₂）の値が低くなりすぎるの
で、広い温度範囲で、電源電圧低下に伴う半導体装置の
誤動作を防止することができなくなり、半導体装置の使
用温度範囲が狭くなるという問題があった。

本発明はかかる問題点に鑑みてなされたものであって、
設計が容易でかつ使用温度範囲を拡大できる電源電圧低
下検出回路を提供することを目的とする。

［課題を解決するための手段］本発明に係る電源電圧低下検出回路は、ドレインが電源
に接続されゲートが接地されたディプレッション型の第
１のＮチャネル型電界効果型トランジスタと、この第１
のＮチャネル型電界効果型トランジスタのソースと接地
との間に接続され、常に導通するようにゲート電位が制
御された第２のＮチャネル型電界効果型トランジスタ
と、ソースと基板が前記電源に、ゲートが前記第１及び
第２のＮチャネル型電界効果型トランジスタの共通節点
に接続された第１のＰチャネル型電界効果型トランジス
タと、この第１のＰチャネル型電界効果型トランジスタ
のドレインと接地との間に接続され、常に導通するよう
にゲート電位が制御された第３のＮチャネル型電界効果
型トランジスタと、前記電源と接地との間に接続され、
入力が前記第１のＰチャネル型電界効果型トランジスタ
及び前記第３のＮチャネル型電界効果型トランジスタの
共通節点に接続され、電源電圧低下検出出力を出力する
インバータとを具備したことを特徴としている。

［作用］本発明の電源電圧低下検出回路は、検出する電源電圧
が、正の温度係数を持つ第１のＮチャネル型FETのしき
い値|V_TD1|と負の温度係数を持つ第１のＰチャネル型FE
Tのしきい値|V_TP|との和で決定される。このため、従来
例のように、検出する電源電圧が、負の温度係数を持つ
しきい値V_TNのみで決定される場合に比べ、検出する電
源電圧が温度に対して殆ど変化しない。

［実施例］次に、本発明の実施例について添付の図面を参照して説
明する。

第１図は本発明の第１の実施例に係る電源電圧低下検出
回路を示したものである。

第１図において、Q₁,Q₂,Q₄はND−IGFET、Q₃,Q₅は基板が
電源端子CCに接続されたエンハンスメント型のＰチャネ
ル型IGFET（以下、PE−IGFETという）、Q₆はNE−IGFET
である。

ND−IGFETQ₁,Q₂は、電源端子CCと接地との間に直列に接
続され、そのゲートは接地されて常に導通している。PE
−IGFETQ₃はQ₁,Q₂の節点A₁をゲート入力し、電源電圧V
_CCの低下を検出する。このPE−IGFETQ₃と接地との間に
挿入されたND−IGFETQ₄もそのゲートが接地されて常に
導通している。PE−IGFETQ₅及びNE−IGFETQ₆はインバー
タI₂を構成している。

各IGFETQ₁乃至Q₄のW/Lは、Q₂がQ₁に比べて高抵抗になる
ように、また、Q₄がQ₃に比べて高抵抗になるように、夫
々設計されている。また、Q₅とQ₆のW/Lは、インバータI
₂の論理しきい値がV_CC/2になるように設計されている。
例えば、Q₁とQ₃のW/Lは60/3に、Q₂とQ₄のW/Lは6/2000
に、Q₅のW/Lは20/3に、Q₆のW/Lは10/3に夫々設計されて
いる。このため、Q₁とQ₂に流れる電流及びQ₃とQ₄に流れ
る電流は夫々約0.5μＡと極く僅かである。

次に、この回路の動作について説明する。

第２図は、電源電圧V_CCが変化したときの節点A₁,A₂,A₃,
A₄の電圧変化を示したものである。

以下、PE−IGFETのしきい値は［V_TP］、ND−IGFETQ₁の
しきい値は［V_TD1］（V_TD1＜０）として説明する。

（１）V_CC＞−（V_TD1＋V_TP）のとき節点A₁の電圧（V_A1）は、［−V_TD1］に固定されている
ため、Q₃が導通し、節点A₂の電圧（V_A2）は［V_CC］、節
点A₃の電圧（V_A3）は0V、節点A₄の電圧（V_A4）は
［V_CC］になる。

（２）V_CC≦−（V_TD1＋V_TP）のとき V_CCが低下し、V_A1とV_CCの電位差がV_TPになると、Q₃が非
導通になり、V_A2は0V、V_A3は［V_CC］、V_A4は0Vになる。

従って、第１図に示す実施例の電源電圧低下検出回路が
検出する電源電圧V_CC（INV₁）は下記（11）式で表され
る。

V_CC（INV₁）≒−（V_TD1＋V_TP）＝|V_TD1|＋|V_TP| …（11）但し、V_TD1,V_TPは共に負である。

（11）式において、V_TPは、前述した（２）式と同様（1
2）式で表される。

V_EBN:基板であるｎ型半導体のフラットバンド電位 φ_Fn:基板であるＮ型半導体のフェルミレベル，φ_Fn＜
０ N_D:基板であるＮ型半導体のドナー濃度また、（11）式において、V_TD1は、下記（13）式で表さ
れる。

N_C:トランジスタをディプレッションにするために注入
したドナーの濃度 T_C:基板に注入されたドナーの深さ（12）式において、V_FBNは、下記（14）式で表される。

また、（12）式に示すφ_Fnは下記（15）式で表される。

ここで、φ_M,χ,E_g,C_OX,n_i,K_sを従来例で述べた値と
し、 N_D＝６×10²¹/m³とすると、温度が25℃のときのφ
_Fnは、 φ_Fn（25℃）＝−0.33V …（16）となる。また、温度が25℃のときのV_TPは、（12）式に
各値を代入することにより、 V_TP（25℃）＝（−0.07V）＋（−0.66V） −（0.54V）＝−1.27V …（17）と求められる。また、（13）式において、N_C＝1.38×10
²³/m³、T_C＝10^-7mとすると、温度が25℃のときのV_TD1の
値は、 V_TD1（25℃）＝（−0.77V）＋（0.74V）＋（1.17V）−（3.28V）＝−2.14V …（18）である。従って、温度が25℃のときのV_CC（INV₁）の値
は、（11）式に、（17）式と（18）式を代入することに
より、 V_CC（INV₁）＝−（−2.14V−1.27V）＝3.41V …（19）と求められる。一方、温度が100℃のときのφ_Fnは、温
度が100℃のときのn_iを従来例の場合と同様に、n_i＝２
×10¹⁸/m³とすると、 φ_Fn（100℃）＝−0.26V …（20）である。また、温度が100℃のときのV_TPは、（17）式の
場合と同様に、下記（21）式により表される。但し、こ
こでもE_gは温度に対し変化しないとする。

V_TP（100℃）＝（−0.14V）＋（−0.52V） −（0.48V）＝−1.14V …（21）また、（13）式において、温度が100℃のときのqT_CN_C/C
_OXの値は、温度が25℃の場合と殆ど同一であるので、温
度が100℃のときのV_TD1の値は、 V_TD1（100℃）＝（−0.70V）＋（0.60V）＋（1.05V）−（3.28V）＝−2.33V …（22）となる。従って、温度が100℃のときのV_CC（INV₁）の値
は、 V_CC（INV₁）＝−（−2.33V−1.14V）＝3.47V …（23）となる。

このように、本実施例の電源電圧低下検出回路によれ
ば、検出する電源電圧V_CC（INV₁）は、温度が25℃のと
きに3.41V、温度が100℃のときに3.47Vになり、75℃の
温度変化に対し、0.06Vしか変化しない。

この値は、前述した従来技術の場合の約1/10である。

第３図は、（11）乃至（13）式に基づいてV_TPの温度変
化と、V_TD1の温度変化と、V_CC（INV₁）の温度変化を示
したものである。

V_TD1を表す（13）式のうち、qT_CN_C/C_OXの項は温度に対
して殆ど変化しないので、V_TD1の温度変化は、（13）式
の右辺の前３項、つまり、V_TNの温度変化で決まること
になる。従って、V_TD1の絶対値|V_TD1|は、温度が高くな
ると高くなり、|V_TD1|は正の温度係数を持つことにな
る。これに対し、V_TPは（12）式で表され、V_TPの絶対値
|V_TP|は、温度が高くなると低くなる特性を示す。つま
り、|V_TP|は負の温度係数を持つことになる。従って、
両者の和であるV_CC（INV₁）は、温度変動分が互いに相
殺され、温度に対して極めて安定な値となる。

第４図は本発明の第２の実施例を示す。この実施例は、
本発明を、電気的に書き込み可能な記憶装置（以下、EP
ROMという）の高電圧検出回路に適用した例である。

IGFETQ₁₁乃至Q₁₆は夫々第１の実施例におけるIGFETQ₁乃
至Q₆に対応したもので、W/LもQ₁乃至Q₆と同一に設計さ
れている。この実施例が先の実施例と異なるのは、Q₁₁
のドレインとQ₁₃の基板及びソースとが外部入力端子PP
に接続され、インバータI₃を構成するQ₁₅のソースは電
源端子CCに接続されている点である。

第５図は外部入力端子PPに印加される電圧V_PPが変化し
たときの各節点B₁,B₂,B₃,B₄の電圧変化を示したもので
ある。

以下、PE−IGFETのしきい値は［V_TP］、ND−IGFETQ₁₁の
しきい値は［V_TD2］（V_TD2＜０）として説明する。

（１）V_PP＞−（V_TD2＋V_TP）のとき節点B₁の電圧（V_B1）は、［−V_TD2］に固定されている
ため、Q₁₃が導通し、節点B₂の電圧（V_B2）は［V_PP］、
節点B₃の電圧（V_B3）は0V、節点B₄の電圧（V_B4）は［V
_CC］になる。

（２）V_PP≦−（V_TD2＋V_TP）のとき V_PPが低下し、V_B1とV_PPの電位差がV_TPになると、Q₁₃が
非導通になり、V_B2は0V,V_B3は［V_CC］、V_B4は0Vにな
る。従って、第４図に示す第２の実施例の高電圧検出回
路が検出する外部入力電圧V_PP（INV）は（24）式で表さ
れる。

V_PP（INV）＝−（V_TD2＋V_TP）＝|V_TD2|＋|V_TP| …（24）従って、温度が変化したときのV_PP（INV）の値の変化
は、第１の実施例におけるV_CC（INV₁）の温度変化の説
明において、V_TD1の値をV_TD2に、N_cの値をN_c′（Q₁₁の
しきい値をV_TD2にするために必要なドナー濃度）に置き
換えることにより説明できる。

例えば、第１の実施例の場合と同様に、温度が25℃のと
きのV_TP及びV_TNは夫々V_TP＝−1.27V、V_TN＝1.14Vに設定
され、qT_CN_C′/C_OXの値が8Vになるように、N_C′の値が
設定されているとすると、温度が25℃のときのV_PP（IN
V）の値は V_PP（INV）＝−（V_TD2＋V_TP）＝−（1.14V−8V−1.27V）＝8.13V …（25）となる。また、同様に、温度が100℃のときのV_PP（IN
V）の値は、 V_PP（INV）＝−（V_TD2＋V_TP）＝−（0.95V−8V−1.14V）＝8.19V …（26）となる。従って、検出するV_PPの値は、温度が25℃から
温度が100℃に変化しても、0.06Vしか変化しない。

このように、本発明の第２の実施例の高電圧検出回路
も、検出する外部入力電圧が、正の温度係数をもつ|V
_TD2|と、負の温度係数をもつ|V_TP|の和で決定されるた
め、検出できる外部入力電圧が温度に対して殆ど変化し
ない。

従って、第２の実施例で示した高電圧検出回路を内蔵し
たEPROMは、温度が変化しても、検出する高電圧が設計
値から殆ど変化しないので、以下の効果を奏する。

広い温度範囲でEPROMを使用することができる。

Q₁₁をディプレッション型にするために注入するド
ナーの濃度を適当に調整することにより、検出する高電
圧の値を任意に設定できる。

なお、本発明は上述した実施例に限定されるものではな
い。

例えば、第１図に示す回路では、節点A₁と接地との間、
節点A₂と接地との間に夫々ND−IGFETを接続し、それら
のゲートを接地した例を示したが、常に導通するIGFE
T、例えばゲートが電源端子CCに接続されたNE−IGFETを
用いるようにしても良い。

［発明の効果］以上述べたように、本発明の電源電圧低下検出回路は、
検出する電源電圧の値が、正の温度係数をもつ|V_TD1|
と、負の温度係数を持つ|V_TP|の和で決定されるため、
温度が変化しても、検出する電源電圧の値が、設計値か
ら殆ど変化しない。従って、本発明は以下に示す効果を
奏する。

検出する電源電圧の値の温度変化を殆ど考慮せず
に、電源電圧低下検出回路の設計を行なうことができる
ので、電源電圧低下検出回路の設計が容易になる。

高温になっても、検出する電源電圧の値が設計値か
ら殆ど変化しないので、広い温度範囲で、電源電圧低下
に伴う半導体装置、例えばEEPROMの誤書き込みを防止す
ることができるので、EEPROMの使用温度範囲が従来に比
べ広くなる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る電源電圧低下検出
回路を示す回路図、第２図は同回路において電源端子の
電圧が変化したときの各節点の電圧変化を示すグラフ
図、第３図は同回路の温度特性図、第４図は本発明の第
２の実施例に係る電源電圧低下検出回路を示す回路図、
第５図は同回路において外部端子の電圧が変化したとき
の各節点の電圧変化を示すグラフ図、第６図は従来の電
源電圧低下検出回路を示す回路図、第７図は同回路にお
いて電源電圧が変化したときの各節点の電圧変化を示す
グラフ図、第８図は同回路の温度特性図である。 Q₁,Q₂,Q₄,Q₁₁,Q₁₂,Q₁₄,Q₂₃,Q₂₄;ディプレッション型の
Ｎチャネル型電界効果型トランジスタ（ND−IGFET）、 Q₃,Q₅,Q₁₃,Q₁₅;エンハンスメント型のＰチャネル型電界
効果型トランジスタ（PE−IGFET） Q₆,Q₁₆,Q₂₁,Q₂₂,Q₂₅;エンハンスメント型のＮチャネル
型電界効果トランジスタ（NE−IGFET）

Claims

【特許請求の範囲】

【請求項１】ドレインが電源に接続されゲートが接地さ
れたディプレッション型の第１のＮチャネル型電界効果
型トランジスタと、この第１のＮチャネル型電界効果型
トランジスタのソースと接地との間に接続され、常に導
通するようにゲート電位が制御された第２のＮチャネル
型電界効果型トランジスタと、ソースと基板が前記電源
に、ゲートが前記第１及び第２のＮチャネル型電界効果
型トランジスタの共通節点に接続された第１のＰチャネ
ル型電界効果型トランジスタと、この第１のＰチャネル
型電界効果型トランジスタのドレインと接地との間に接
続され、常に導通するようにゲート電位が制御された第
３のＮチャネル型電界効果型トランジスタと、前記電源
と接地との間に接続され、入力が前記第１のＰチャネル
型電界効果型トランジスタ及び前記第３のＮチャネル型
電界効果型トランジスタの共通節点に接続され、電源電
圧低下検出出力を出力するインバータとを具備したこと
を特徴とする電源電源電圧低下検出回路。