JPH0744135A - 表示駆動回路 - Google Patents
表示駆動回路Info
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- JPH0744135A JPH0744135A JP5185706A JP18570693A JPH0744135A JP H0744135 A JPH0744135 A JP H0744135A JP 5185706 A JP5185706 A JP 5185706A JP 18570693 A JP18570693 A JP 18570693A JP H0744135 A JPH0744135 A JP H0744135A
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- JP
- Japan
- Prior art keywords
- display
- signal
- data
- screen
- display device
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- Digital Computer Display Output (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Controls And Circuits For Display Device (AREA)
- Liquid Crystal (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的は、表示装置の表示駆動回路に
おいて、データ書き込み用のクロック信号の周波数を低
くして回路の消費電力を少なくすることである。 【構成】 表示制御部１０は、液晶表示装置９の表示画
面を変更する場合には、通常より周波数の高い45ＫHzの
クロック信号に基づくデータロード信号を各ラッチ回路
１１ａ〜１１ｄに順に供給した後、その45ＫHzのクロッ
ク信号に従って表示用ＲＡＭ７に次の１画面分のデータ
を書き込みを行う。表示用ＲＡＭ７のデータの書き込み
が終了したなら、通常の３ＫHzのクロック信号に基づく
データロード信号を各ラッチ回路１１ａ〜１１ｄに供給
する。
おいて、データ書き込み用のクロック信号の周波数を低
くして回路の消費電力を少なくすることである。 【構成】 表示制御部１０は、液晶表示装置９の表示画
面を変更する場合には、通常より周波数の高い45ＫHzの
クロック信号に基づくデータロード信号を各ラッチ回路
１１ａ〜１１ｄに順に供給した後、その45ＫHzのクロッ
ク信号に従って表示用ＲＡＭ７に次の１画面分のデータ
を書き込みを行う。表示用ＲＡＭ７のデータの書き込み
が終了したなら、通常の３ＫHzのクロック信号に基づく
データロード信号を各ラッチ回路１１ａ〜１１ｄに供給
する。
Description
【０００１】
【産業上の利用分野】本発明は、表示装置の表示駆動回
路に関する。
路に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】ドット
マトリクス液晶表示装置の表示駆動回路は、通常、液晶
表示装置のコモン電極に夫々タイミングの異なったパル
ス信号（コモン信号）を供給するコモン信号ドライブ回
路と１画面分の表示用データを記憶する表示用メモリ
と、その表示用メモリから読み出されるデータを保持し
て液晶表示装置のセグメント電極に駆動信号を供給する
セグメント用のドライバ回路等で構成されている。この
ドライバ回路には、液晶表示装置の表示ドット数分のデ
ータを記憶できる表示用バッファを備えている。表示用
バッファはセグメント電極に対応して設けられたラッチ
回路等で構成されるが、表示用メモリの出力ビット数は
16ビット程度であるのに対し、液晶表示装置の横方向の
セグメント電極数はそれよりはるかに大きいので、ラッ
チ回路を例えば16個ずつ複数群に分割し、表示用メモリ
のデータを順次時分割で各群に書き込むようにしてい
る。
マトリクス液晶表示装置の表示駆動回路は、通常、液晶
表示装置のコモン電極に夫々タイミングの異なったパル
ス信号（コモン信号）を供給するコモン信号ドライブ回
路と１画面分の表示用データを記憶する表示用メモリ
と、その表示用メモリから読み出されるデータを保持し
て液晶表示装置のセグメント電極に駆動信号を供給する
セグメント用のドライバ回路等で構成されている。この
ドライバ回路には、液晶表示装置の表示ドット数分のデ
ータを記憶できる表示用バッファを備えている。表示用
バッファはセグメント電極に対応して設けられたラッチ
回路等で構成されるが、表示用メモリの出力ビット数は
16ビット程度であるのに対し、液晶表示装置の横方向の
セグメント電極数はそれよりはるかに大きいので、ラッ
チ回路を例えば16個ずつ複数群に分割し、表示用メモリ
のデータを順次時分割で各群に書き込むようにしてい
る。
【０００３】このような構成の表示駆動回路において、
液晶表示装置で表示されるデータが変わらない場合に
は、一定周期のクロック信号に従って、表示用メモリに
記憶されている１画面分のデータを複数群の表示用バッ
ファに順に書き込めばよいものである。
液晶表示装置で表示されるデータが変わらない場合に
は、一定周期のクロック信号に従って、表示用メモリに
記憶されている１画面分のデータを複数群の表示用バッ
ファに順に書き込めばよいものである。
【０００４】これに対し、液晶表示装置の表示内容を切
り換える場合には、複数群の表示用バッファの中の最後
の表示用バッファにデータを供給した後、次に先頭の表
示用バッファにデータを供給するまでの間に次の切換え
るべき１画面分の表示用データを表示用メモリに書き込
む必要がある。そのため、従来は表示用メモリへのデー
タの書き込みを行う制御系のクロック信号の周波数を、
表示用バッファに供給するロード信号の周波数に比べて
極めて高速にする必要があり、そのため回路の消費電流
が増加するという問題点があった。
り換える場合には、複数群の表示用バッファの中の最後
の表示用バッファにデータを供給した後、次に先頭の表
示用バッファにデータを供給するまでの間に次の切換え
るべき１画面分の表示用データを表示用メモリに書き込
む必要がある。そのため、従来は表示用メモリへのデー
タの書き込みを行う制御系のクロック信号の周波数を、
表示用バッファに供給するロード信号の周波数に比べて
極めて高速にする必要があり、そのため回路の消費電流
が増加するという問題点があった。
【０００５】本発明の目的は、データ書き込み用のクロ
ック信号の周波数を低くして回路の消費電力を少なくす
ることである。
ック信号の周波数を低くして回路の消費電力を少なくす
ることである。
【０００６】
【課題を解決するための手段】表示装置に表示させる１
画面分のデータを記憶する表示用メモリと、表示用メモ
リから読み出されるデータを記憶する複数の表示用バッ
ファとからなり、所定のクロック信号に従って複数の表
示用バッファを順次切り換え、表示用メモリに記憶され
ているデータを複数の表示用バッファに順に書き込む制
御を行う表示駆動回路において、本発明の表示駆動回路
は、所定周波数の第１の信号及び第１の信号より周波数
の高い第２の信号を生成する信号生成手段と、表示装置
の表示画面を変更する場合には、第２の信号に基づくロ
ード信号を複数の表示バッファに順次供給した後表示用
メモリに次の１画面分のデータを書き込み、表示装置の
表示を変更しない場合には、第１の信号に基づくロード
信号を複数の表示用バッファに順次供給する表示制御手
段とを備える。
画面分のデータを記憶する表示用メモリと、表示用メモ
リから読み出されるデータを記憶する複数の表示用バッ
ファとからなり、所定のクロック信号に従って複数の表
示用バッファを順次切り換え、表示用メモリに記憶され
ているデータを複数の表示用バッファに順に書き込む制
御を行う表示駆動回路において、本発明の表示駆動回路
は、所定周波数の第１の信号及び第１の信号より周波数
の高い第２の信号を生成する信号生成手段と、表示装置
の表示画面を変更する場合には、第２の信号に基づくロ
ード信号を複数の表示バッファに順次供給した後表示用
メモリに次の１画面分のデータを書き込み、表示装置の
表示を変更しない場合には、第１の信号に基づくロード
信号を複数の表示用バッファに順次供給する表示制御手
段とを備える。
【０００７】
【作用】本発明では、表示装置の表示を変更する場合、
第１の信号より周波数の高い第２の信号をロード信号と
して複数の表示用バッファに順次供給した後、表示用メ
モリへの１画面分のデータの書き込みを行うようにした
ので、複数の表示用バッファの中の最後の表示用バッフ
ァにロード信号を供給してから、次に１番目の表示用バ
ッファにロード信号を供給するまでの期間を従来より長
くできる。従って、表示用メモリに次の１画面分のデー
タを書き込むためのデータ書き込み用のクロック信号の
周波数を従来より低くして回路の消費電力を少なくでき
る。
第１の信号より周波数の高い第２の信号をロード信号と
して複数の表示用バッファに順次供給した後、表示用メ
モリへの１画面分のデータの書き込みを行うようにした
ので、複数の表示用バッファの中の最後の表示用バッフ
ァにロード信号を供給してから、次に１番目の表示用バ
ッファにロード信号を供給するまでの期間を従来より長
くできる。従って、表示用メモリに次の１画面分のデー
タを書き込むためのデータ書き込み用のクロック信号の
周波数を従来より低くして回路の消費電力を少なくでき
る。
【０００８】
【実施例】以下、本発明の実施例を図面を参照しながら
説明する。図１は、本発明の表示駆動回路を備えた電子
手帳などの電子機器の回路ブロック図である。
説明する。図１は、本発明の表示駆動回路を備えた電子
手帳などの電子機器の回路ブロック図である。
【０００９】尚、ここで言う電子手帳とは、氏名、住
所、電話番号等のデータをキー入力してメモリに記憶さ
せておき、表示切換キー等の操作によって選択的に表示
装置に切換表示出来る機器を指す。
所、電話番号等のデータをキー入力してメモリに記憶さ
せておき、表示切換キー等の操作によって選択的に表示
装置に切換表示出来る機器を指す。
【００１０】然して図１において、第１の発振器１は、
３ｋHzのクロック信号（第１の信号）を生成する発振器
であり、第２の発振器２は45ｋHzのクロック信号（第２
の信号）を生成する発振器である。制御部３は、ＲＯＭ
４に格納されている制御プログラムに従ってキー入力部
５のキー入力信号の検出、入力されたデータあるいは処
理結果のＲＡＭ６への格納、表示用ＲＡＭ７への表示デ
ータの書き込み等を行う中央処理部である。
３ｋHzのクロック信号（第１の信号）を生成する発振器
であり、第２の発振器２は45ｋHzのクロック信号（第２
の信号）を生成する発振器である。制御部３は、ＲＯＭ
４に格納されている制御プログラムに従ってキー入力部
５のキー入力信号の検出、入力されたデータあるいは処
理結果のＲＡＭ６への格納、表示用ＲＡＭ７への表示デ
ータの書き込み等を行う中央処理部である。
【００１１】表示バッファドライバ８は、表示用ＲＡＭ
７から読み出されるデータを記憶する複数個の表示用バ
ッファとドットマトリックス液晶表示装置９のコモン電
極及びセグメント電極に駆動電圧を供給する複数個のド
ライバ回路とで構成されている。なお、ドットマトリッ
クス液晶表示装置９は、縦32×横64ドットの表示素子で
構成されている。
７から読み出されるデータを記憶する複数個の表示用バ
ッファとドットマトリックス液晶表示装置９のコモン電
極及びセグメント電極に駆動電圧を供給する複数個のド
ライバ回路とで構成されている。なお、ドットマトリッ
クス液晶表示装置９は、縦32×横64ドットの表示素子で
構成されている。
【００１２】表示制御部１０は、第１の発振器１で生成
される３ＫHzの信号と第２の発振器で生成される４５Ｋ
Hzの信号の一方を選択してデータ書き込み用クロック信
号あるいはデータロード信号として表示用ＲＡＭ７ある
いは表示バッファドライバ８へ供給する回路である。
される３ＫHzの信号と第２の発振器で生成される４５Ｋ
Hzの信号の一方を選択してデータ書き込み用クロック信
号あるいはデータロード信号として表示用ＲＡＭ７ある
いは表示バッファドライバ８へ供給する回路である。
【００１３】ここで表示用ＲＡＭ７と表示バッファドラ
イバ８の具体的構成とを図２を参照して説明する。尚、
コモン電極にコモン信号を供給するドライブ回路につい
ては省略してある。然して表示バッファメモリ８は、32
×64ドットのドットマトリクス液晶表示装置９のセグメ
ント電極の数64に対応した出力ビット数を有する４群の
ラッチ回路（各群16個のラッチ回路）１１ａ〜１１ｄと
４群のドライバ回路１２ａ〜１２ｄとで構成されてい
る。各ラッチ回路１１ａ〜１１ｄには、図３に示すよう
なタイミングでデータロードクロック信号ＣＫ１，ＣＫ
２，ＣＫ３，ＣＫ４が与えられており、このデータロー
ドクロック信号に同期して各ラッチ回路１１ａ〜１１ｄ
に順に表示用ＲＡＭ７から送られて来る表示データが書
き込まれ保持される。
イバ８の具体的構成とを図２を参照して説明する。尚、
コモン電極にコモン信号を供給するドライブ回路につい
ては省略してある。然して表示バッファメモリ８は、32
×64ドットのドットマトリクス液晶表示装置９のセグメ
ント電極の数64に対応した出力ビット数を有する４群の
ラッチ回路（各群16個のラッチ回路）１１ａ〜１１ｄと
４群のドライバ回路１２ａ〜１２ｄとで構成されてい
る。各ラッチ回路１１ａ〜１１ｄには、図３に示すよう
なタイミングでデータロードクロック信号ＣＫ１，ＣＫ
２，ＣＫ３，ＣＫ４が与えられており、このデータロー
ドクロック信号に同期して各ラッチ回路１１ａ〜１１ｄ
に順に表示用ＲＡＭ７から送られて来る表示データが書
き込まれ保持される。
【００１４】然してドットマトリクッス液晶表示装置９
の表示画面の変更が無い場合には表示用ＲＡＭ７の内容
も変わらず、第１の発振器１で生成される３ｋHzのクロ
ック信号に基づいて作成されるデータロードクロック信
号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４が各ラッチ回路１１
ａ〜１１ｄに順に与えられる。
の表示画面の変更が無い場合には表示用ＲＡＭ７の内容
も変わらず、第１の発振器１で生成される３ｋHzのクロ
ック信号に基づいて作成されるデータロードクロック信
号ＣＫ１，ＣＫ２，ＣＫ３，ＣＫ４が各ラッチ回路１１
ａ〜１１ｄに順に与えられる。
【００１５】この状態でユーザにより表示切り換えキー
が操作され、制御部３が、キー入力部５から出力される
図３(a) に示す表示切り換えキーの操作信号を検出する
と、ＲＡＭ６から次の１画面分のデータを読み出し、そ
の読み出したデータを表示用ＲＡＭ７に書き込むもので
ある。即ち制御部３は、同図(b) に示すようにハイレベ
ルの切り換え信号ｌを第２の発振器２及び表示制御部１
０へ出力する。クロック切り換え信号ｌがハイレベルと
なると、第２の発振器２は同図(c) に示すように45ＫHz
のクロック信号の発振を開始する。
が操作され、制御部３が、キー入力部５から出力される
図３(a) に示す表示切り換えキーの操作信号を検出する
と、ＲＡＭ６から次の１画面分のデータを読み出し、そ
の読み出したデータを表示用ＲＡＭ７に書き込むもので
ある。即ち制御部３は、同図(b) に示すようにハイレベ
ルの切り換え信号ｌを第２の発振器２及び表示制御部１
０へ出力する。クロック切り換え信号ｌがハイレベルと
なると、第２の発振器２は同図(c) に示すように45ＫHz
のクロック信号の発振を開始する。
【００１６】一方、表示制御部１０は、制御部３から出
力されるクロック切り換え信号ｌがハイレベルとなる
と、そのとき第２の発振器２から出力される45ＫHzのク
ロック信号に同期したデータロードクロック信号ＣＫ
１，ＣＫ２，ＣＫ３，ＣＫ４（図３のＸ１，Ｘ２，Ｘ
３，Ｘ４）を生成し、それらのデータロードクロック信
号をラッチ回路１１ａ〜１１ｄに順に供給する（同図
(d) 〜 (g)）。すなわち、表示画面を変更する場合に
は、それに先だって表示画面を変更しない場合より周波
数の高いクロック信号がデータロードクロック信号とし
て各ラッチ回路１１ａ〜１１ｄに供給され、表示用ＲＡ
Ｍ７の表示データが高速で書き込まれる。
力されるクロック切り換え信号ｌがハイレベルとなる
と、そのとき第２の発振器２から出力される45ＫHzのク
ロック信号に同期したデータロードクロック信号ＣＫ
１，ＣＫ２，ＣＫ３，ＣＫ４（図３のＸ１，Ｘ２，Ｘ
３，Ｘ４）を生成し、それらのデータロードクロック信
号をラッチ回路１１ａ〜１１ｄに順に供給する（同図
(d) 〜 (g)）。すなわち、表示画面を変更する場合に
は、それに先だって表示画面を変更しない場合より周波
数の高いクロック信号がデータロードクロック信号とし
て各ラッチ回路１１ａ〜１１ｄに供給され、表示用ＲＡ
Ｍ７の表示データが高速で書き込まれる。
【００１７】表示制御部１０は、４番目のラッチ回路１
１ｄへデータロード信号ＣＫ４（Ｘ４）を供給した後、
同図(h) に示すように第２の発振器２で生成される45Ｋ
Hzのクロック信号をデータ書き込み信号Ｗとして表示用
ＲＡＭ７へ出力して変更すべき１画面分のデータのデー
タの書き込みを行う。
１ｄへデータロード信号ＣＫ４（Ｘ４）を供給した後、
同図(h) に示すように第２の発振器２で生成される45Ｋ
Hzのクロック信号をデータ書き込み信号Ｗとして表示用
ＲＡＭ７へ出力して変更すべき１画面分のデータのデー
タの書き込みを行う。
【００１８】表示用ＲＡＭ７への１画面分のデータの書
き込みが終了すると、制御部３はクロック切り換え信号
ｌをローレベルに切り換え、第２の発振器２の発振動作
を停止させる。クロック切り換え信号ｌがローレベルと
なると、表示制御部１０は、第１の発振器１から出力さ
れる３ＫHzのクロック信号を選択し、その３ＫHzのクロ
ック信号に基づくデータロードクロック信号ＣＫ１，Ｃ
Ｋ２，ＣＫ３，ＣＫ４を各ラッチ回路１１ａ〜１１ｄに
順に供給する。以後、表示制御部１０は、次に表示画面
の切り換えが指示されるまで３ＫHzのクロック信号に基
づくデータロード信号を各ラッチ回路１１ａ〜１１ｄに
供給する。
き込みが終了すると、制御部３はクロック切り換え信号
ｌをローレベルに切り換え、第２の発振器２の発振動作
を停止させる。クロック切り換え信号ｌがローレベルと
なると、表示制御部１０は、第１の発振器１から出力さ
れる３ＫHzのクロック信号を選択し、その３ＫHzのクロ
ック信号に基づくデータロードクロック信号ＣＫ１，Ｃ
Ｋ２，ＣＫ３，ＣＫ４を各ラッチ回路１１ａ〜１１ｄに
順に供給する。以後、表示制御部１０は、次に表示画面
の切り換えが指示されるまで３ＫHzのクロック信号に基
づくデータロード信号を各ラッチ回路１１ａ〜１１ｄに
供給する。
【００１９】以上述べたように本実施例では、液晶表示
装置９の表示画面を変更する場合に、通常のデータロー
ドクロック信号より周波数の高い信号（例えば、45ＫHz
の信号）を各ラッチ回路１１ａ〜１１ｄに順に供給した
後、その45ＫHzの信号に従って表示用ＲＡＭ７への次の
１画面分のデータを書き込みを行うようにした。これに
より、表示用ＲＡＭ７へのデータ書き込み期間、すなわ
ち４番目のラッチ回路１１ｄへデータロードクロック信
号（Ｘ４）を供給してから次に１番目のラッチ回路１１
ａへデータロードクロック信号ＣＫ１を供給するまでの
期間が従来の駆動方法より長くなり、表示用ＲＡＭ７の
データの書き込み時間を従来より長くできる。従って、
表示用ＲＡＭ７へのデータの書き込み時間により定まる
データ書き込み用のクロック信号の周波数を従来より低
くでき回路の消費電力を少なくできる。
装置９の表示画面を変更する場合に、通常のデータロー
ドクロック信号より周波数の高い信号（例えば、45ＫHz
の信号）を各ラッチ回路１１ａ〜１１ｄに順に供給した
後、その45ＫHzの信号に従って表示用ＲＡＭ７への次の
１画面分のデータを書き込みを行うようにした。これに
より、表示用ＲＡＭ７へのデータ書き込み期間、すなわ
ち４番目のラッチ回路１１ｄへデータロードクロック信
号（Ｘ４）を供給してから次に１番目のラッチ回路１１
ａへデータロードクロック信号ＣＫ１を供給するまでの
期間が従来の駆動方法より長くなり、表示用ＲＡＭ７の
データの書き込み時間を従来より長くできる。従って、
表示用ＲＡＭ７へのデータの書き込み時間により定まる
データ書き込み用のクロック信号の周波数を従来より低
くでき回路の消費電力を少なくできる。
【００２０】なお、上記実施例では４個のラッチ回路１
１ａ〜１１ｄと４個のドライバ回路１２ａ〜１２ｄとか
らなる表示バッファドライバ８の場合について説明した
が、表示バッファドライバ８の構成は実施例の構成に限
らず他の構成のものにも適用できる。本発明の表示駆動
回路は、電池等で駆動され消費電力を抑える必要のある
電子式卓上計算機、データバンク、携帯用小型電子計算
機等に特に適しているが、パーソナルコンピュータやワ
ープロ等他の機器にも適用可能である。
１ａ〜１１ｄと４個のドライバ回路１２ａ〜１２ｄとか
らなる表示バッファドライバ８の場合について説明した
が、表示バッファドライバ８の構成は実施例の構成に限
らず他の構成のものにも適用できる。本発明の表示駆動
回路は、電池等で駆動され消費電力を抑える必要のある
電子式卓上計算機、データバンク、携帯用小型電子計算
機等に特に適しているが、パーソナルコンピュータやワ
ープロ等他の機器にも適用可能である。
【００２１】
【発明の効果】本発明によれば、表示用メモリに次の１
画面分のデータを書き込む際のデータ書き込み用のクロ
ック信号の周波数を従来より低くできるので回路の消費
電力を少なくできる。
画面分のデータを書き込む際のデータ書き込み用のクロ
ック信号の周波数を従来より低くできるので回路の消費
電力を少なくできる。
【図面の簡単な説明】
【図１】本発明の実施例の回路ブロック図である。
【図２】表示バッファドライバの構成を示す図である。
【図３】表示駆動回路の動作を説明するタイミングチャ
ートである。
ートである。
１ 第１の発振器 ２ 第２の発振器 ７ 表示用ＲＡＭ ８ 表示バッファドライバ ９ ドットマトリックス液晶表示装置 １０ 表示制御部
Claims (3)
- 【請求項１】 表示装置に表示させる１画面分のデータ
を記憶する表示用メモリと、該表示用メモリから読み出
されるデータを記憶する複数の表示用バッファとからな
り、該複数の表示用バッファにロード信号を順次供給
し、該表示用メモリに記憶されているデータを該複数の
表示用バッファに順に書き込む制御を行う表示駆動回路
において、 所定周波数の第１の信号及び該第１の信号より周波数の
高い第２の信号を生成する信号生成手段と、 前記表示装置の表示画面を変更する場合には、前記第２
の信号に基づくロード信号を前記複数の表示バッファに
順次供給した後、前記表示用メモリに次の１画面分のデ
ータを書き込み、前記表示装置の表示を変更しない場合
には、前記第１の信号に基づくロード信号を該複数の表
示用バッファに順次供給する表示制御手段とを備えるこ
とを特徴とする表示駆動回路。 - 【請求項２】 前記表示装置はドットマトリクス液晶表
示装置からなることを特徴とする請求項１記載の表示駆
動回路。 - 【請求項３】 前記信号生成手段は、前記第１の信号を
出力する第１の発振手段と、前記第２の信号を出力する
第２の発振手段とからなり、前記第２の発振手段は表示
装置の表示画面を変更する場合に発振動作が開始される
ことを特徴とする請求項１記載の表示駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18570693A JP3331683B2 (ja) | 1993-07-28 | 1993-07-28 | 表示駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18570693A JP3331683B2 (ja) | 1993-07-28 | 1993-07-28 | 表示駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744135A true JPH0744135A (ja) | 1995-02-14 |
| JP3331683B2 JP3331683B2 (ja) | 2002-10-07 |
Family
ID=16175444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18570693A Expired - Fee Related JP3331683B2 (ja) | 1993-07-28 | 1993-07-28 | 表示駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3331683B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408581B1 (ko) * | 1995-04-03 | 2004-07-23 | 모토로라 인코포레이티드 | 디스플레이제어방법 |
| KR100445710B1 (ko) * | 1995-03-17 | 2004-11-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브매트릭스액정표시장치 |
| JP2007232844A (ja) * | 2006-02-28 | 2007-09-13 | Oki Electric Ind Co Ltd | 表示制御回路 |
-
1993
- 1993-07-28 JP JP18570693A patent/JP3331683B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100445710B1 (ko) * | 1995-03-17 | 2004-11-06 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 액티브매트릭스액정표시장치 |
| KR100408581B1 (ko) * | 1995-04-03 | 2004-07-23 | 모토로라 인코포레이티드 | 디스플레이제어방법 |
| JP2007232844A (ja) * | 2006-02-28 | 2007-09-13 | Oki Electric Ind Co Ltd | 表示制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3331683B2 (ja) | 2002-10-07 |
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