JPH0744222B2 - 集積回路装置 - Google Patents

集積回路装置

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JPH0744222B2
JPH0744222B2 JP9216187A JP9216187A JPH0744222B2 JP H0744222 B2 JPH0744222 B2 JP H0744222B2 JP 9216187 A JP9216187 A JP 9216187A JP 9216187 A JP9216187 A JP 9216187A JP H0744222 B2 JPH0744222 B2 JP H0744222B2
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ハーサラン・シン・バーテイア
マリオ・エンリク・エツカー
ハリー・ジヨーダン・ジヨーンズ
シヤン・ダール・マラヴイヤ
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インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション
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Description

【発明の詳細な説明】 A.産業上の利用分野 本発明は大規模集積（VLSI）回路装置、より具体的に言
えば、大規模集積回路装置に用いられているチツプを担
持するパツケージ・モジユール表面上の技術変更パツド
（以下ECパツドという）の数を著しく減少させた大規模
集積回路（VLSI）装置に関する。
B.従来技術及びその問題点 大規模集積回路装置の傾向は１個の半導体チツプ毎の回
路数を増加することに向けられている。回路の数を増加
すると、これらの回路を最大限に利用するためにチツプ
毎の入力及び出力端子（I/O端子）の数を増加すること
が必要である。
電子産業の分野では現在、これらの大規模集積回路チツ
プを担持するために、多層回路パツケージ・モジユール
（代表的にはセラミツク）を用いている。これらのVLSI
チツプはモジユールの表面上の決められたチツプ位置に
装着される。各チツプ位置はチツプ接続バイア（鉛と錫
の合金はんだボール又はマイクロソケツト）の配列体を
持つている。チツプ位置にあるこれらのチツプ接続バイ
アはセラミツク・モジユールの種々の層を介して接続配
線され、他のチツプと通信するために、モジユールの表
面上の別個の他のチツプに接続される。チツプのバイア
間の信号再配分接続ラインは、一般に、軟いセラミツク
層の別々で、可撓性があり焼成されていないグリーン・
シートに先づ穿孔を形成し、次に、金属マスクを介して
パターン化されたペーストをプリント又はスクリーン印
刷することによつて、グリーン・シート上に予定された
配線パターンを形成し、穿孔された開孔を充満させるこ
とによつて形成される。完全には硬化していない層又は
積層体を形成するために、複数枚のグリーン・シートを
積み重ね次に焼成することによつて完成したモジユール
が作られる。得られる構造体は、典型例としては、60枚
乃至70層の配線層を含む、VLSIチツプ用の高性能モジユ
ールである。然しながら、グリーン・シート層の間のバ
イア接続の断線や、グリーン・シート上に印刷された水
平配線部の断線や、配線相互間の短絡などの欠陥が、モ
ジユールを形成する際に使われるグリーン・シート積層
工程において発生しうる。従つて、上述したようなモジ
ユール中の製造欠陥を補修できることが極めて望まし
い。同様に、モジユール上の種々のチツプのI/O端子間
の相互接続における設計ミスを補修するために技術変更
を施すことが出来ることが極めて望ましい。
そのような欠陥の補修及び技術変更を容易にするため
に、技術変更（以下ECという）パッドがチツプの各信号
I/O端子に対応して設けられる。これらのECパツドの目
的は内部配線を除去し、その代りに別個の表面の配線で
書き換えることによつて、上述の配線欠陥を補修するこ
とである。そのようなECパツドの標準的なデザインは亜
鈴（dumbbell）の形に金属を被着したものである。ECパ
ツドは、チツプのI/O端子と、セラミツク・モジユール
中の内部配線に接続するバイアとの間に設けられる。チ
ツプのこの特定のI/O端子と、モジユールの内部配線に
接続されたバイアとの間の接続を切断することが必要な
場合、亜鈴の間にある狭い部分をレーザなどにより蒸発
させて切断する。次いで、このI/O端子は、例えば、表
面配線の超音波ボンデイング法によつて、他のチツプの
I/O端子に接続されうる。
現在の技術による多層型のチツプ担持用モジユールは、
各チツプのI/Oパツド毎に別個のECパツドを用いてい
る。これらのECパツドは、全体として、各チツプの周辺
に同心の複数の円環状に配置されている。従つて、回路
の数及び回路に付随したI/Oパツドの数が増加すると、
チツプの周辺の必要なECパツドの数が対応して増加す
る。その結果、モジユール上の装着用表面の約半分の面
積がECパツド及びそれに関連するスペースに割り当てら
れることになる。
典型的な100ミクロン×100ミクロンのECパツドの寸法を
小さくする試みがなされて来た。然しながら、ECパツド
の寸法は、パツドの個所で物理的に実行される溶接や、
除去作業を行う必要性によつて課せられる最小限の面積
によつて制限を受ける。
上述したECに関する要件は、チツプの実装密度を顕著に
低下させることになる。このチツプの実装密度の低下
は、モジユールの回路容量の低下をもたらし従つて、回
路実装コストを高め、そしてパツケージ内の通信速度を
遅延させる。
本発明は上述した従来の技術の問題点を解決するもので
あり、EC作業のために多層モジユール上に必要とする面
積を増大させる問題を解決し、同時に、チツプ間の通信
速度を増加させることが出来る。
C.問題点を解決するための手段 本発明によれば、モジユール基板上のI/Oパツドに各々
接続された複数の受動回路及び駆動回路を含む集積回路
をモジユール基板に設け、受動及び駆動の各回路は、上
記各I/Oパツドに接続されたECを必要としない場合の正
規のI/O信号線及びモジユール基板上のECパツドに接続
された少なくとも１本のEC信号線（EC線と呼ぶ）を各々
有する点ならびに少なくとも３個の別個の受動回路、駆
動回路またはそれらの組合せ回路の異なつた組合せに対
して複数のECパツドの各々を切換え可能に接続する切換
え制御回路を有する点に特徴がある。
本発明の構成は次の通りである。
少くとも１個の集積回路チツプを表面に担持し、該集積
回路へ電気的に結合したI/Oパツドを有するモジユール
基板と、 上記集積回路チツプ内に設けられた複数個の受動回路及
び駆動回路と、 上記受動回路及び駆動回路の夫々に接続された第１の信
号線と、 上記モジユール基板上のI/Oパツドに接続され、上記受
動回路及び駆動回路の各々に対応して設けられた第２の
信号線と、 上記モジユール基板上のECパツドに接続され、上記受動
回路及び駆動回路の各々に対応して設けられた夫々少く
とも１つのEC信号線と、 上記第２の信号線及び上記少くとも１つのEC信号線のう
ちの１つの線のみを上記第１の信号線へ接続するため
に、上記受動回路及び上記駆動回路の各々に対応して上
記集積回路チツプ内に設けられたスイツチ手段と、 上記受動回路、上記駆動回路もしくはそれら回路の組合
せに対応する少くとも３つの上記EC信号線の異なる組合
せに夫々接続された、上記モジユールの上記表面上に配
置された複数個のECパツドとを含む事を特徴とする集積
回路装置。
D.実施例 好適な本発明の一実施例において、チツプにおける切換
え及び制御回路は、大多数のECパツドを、３個の隣接す
る受動回路か、駆動回路か、またはそれらの組み合わせ
回路へ切換可能に接続する手段を含んでいる。この好適
な一実施例において、３個の隣接する回路のうちの中間
の受動回路もしくは駆動回路は１本のEC線に切換可能に
接続され、両側の２個の回路は夫々２本のEC線に切換可
能に接続され、これら２本のEC線の各々は別々のECパツ
ドに接続される。
切換え及び制御回路は、正規の線及びEC線の各々のため
のチツプ内に設けられた、内部を伝播する信号を制御す
るための電子スイツチを含む。これらの電子スイツチを
制御するためのシフトレジスタがチツプ内に形成され
る。このシフトレジスタは各電子スイツチに対応して別
個の段を含み、各段の出力は関連する夫々のスイツチの
動作を制御するよう接続される。スイツチを制御すべく
シフトレジスタ段へ所定の順序の論理信号を与えるため
モジユール上に配置された外部信号制御パツドが用いら
れる。
本発明は、チツプの外部の点から出発して各チツプの受
動回路のI/O端子へ接続された正規の直接入力線及び各
チツプの駆動回路のI/O端子から出発してチツプの外へ
出て行く正規の出力線と、与えられた信号が正規の線を
経てI/O端子へ転送するか、あるいは、共有したECパツ
ドの１個へ接続されているEC線へ転換するかの何れかを
制御するための電子削除機能とを組み合わせて用い、チ
ツプ内の別個の受動回路の間、又は別個の駆動回路の間
でECパツドを共有させる事を特徴とするものである。
第１図は本発明に従つて構成されたチツプ10の実施例を
示す。チツプ10は集積回路チツプを担持するために設計
されたICパツケージ用のセラミツク・モジユール基板Ｂ
（モジユール13と呼ぶ）の表面上に配置されている。チ
ツプ10は、チツプ10の外にある信号源から信号を受け取
るため、一組ｎ個の標準的な受動回路（REC）12A、12
B、・・・（受動回路12と総称する）を含んでいる。そ
のような受動回路12は標準的な論理ゲートを使うことに
よつて形成される。これらｎ個の受動回路12の夫々は、
チツプの外側のモジユール13上のI/Oパツドから出発し
た正規の入力線14に接続される。また、これらの受動回
路12の各々は受動回路の入力点において接続される少く
とも１本のEC入力線16A、16B、・・・（EC入力線16と総
称する）を含んでいる。各受動回路12はチツプ10の中の
他の回路に接続される出力線18を有している。
電子的に制御される複数個のスイツチが、正規の入力線
14及びEC入力線16における信号の伝達を制御するために
用いられる。より特定して言えば、電子的に制御される
スイツチ20は線14上の信号の転送を制御するために設け
られている。更に、電子制御スイツチ22はEC線16A上の
信号の転送を制御するために設けられている。各受動回
路のこれらの電子制御スイツチ20及び22は、簡略化して
図示するために、簡単な構成のスイツチで示されている
が、これらのスイツチは電子装置により実施されうるこ
とは云うまでもない。
第１図において、受動回路12のスイツチ20及び22は、受
動回路のブロツクの外部にある線に示されている。然し
ながら、これらの電子スイツチを実施するための電子素
子は受動回路自身の電子回路の中に容易に組み込むこと
が出来る。これらの電子スイツチを受動回路の外部に設
けるか、内部に設けるかは任意である。
集積回路チツプ10は、更にチツプ10の外側のモジユール
13のI/Oパツドに出力信号を与えるためのｍ個の駆動回
路（DR）30A、30B、・・・（30で総称する）を含んでい
る。これらの駆動回路30は標準的な論理ゲートによつて
容易に実行することが出来る。これらｍ個の駆動回路30
の各々は、チツプ10の外部を出発点とした出力線32と、
少くとも１本のEC出力線34とが接続されている。電子ス
イツチ36は線32上の信号を制御するために設けられてお
り、電子スイツチ38は線34の信号を制御するために設け
られている。
チツプ10の外側のモジユール13の表面上に１組のECパツ
ド40A、40Bが設けられている。これらのECパツドの目的
はモジユール13上のチツプのための種々のI/O端子間の
相互接続に施されるECを可能にする事にある。代表的に
は、そのような相互接続の変更は、チツプ10に隣接す
る、モジユール表面上に配置された所定のECパツド40
A、40B等から、他のチツプ（図示していない）に隣接す
る所定の他のパツドへ、超音波溶接によつて行われる。
これらのECパツド40A、40B等は、100ミクロン×100ミク
ロン又はそれ以下の程度の寸法のパツドの形状で、適当
な金属を被着することにより形成される。これらのECパ
ツド40は、本発明においては、従来技術におけるように
レーザで削除する狭路部を必要としないから、標準的な
亜鈴の形にする必要がない。従つて、これらのECパツド
40の各々は標準的な亜鈴形のECパツドよりも遥かに小さ
い面積のパツドでよい。
これらのECパツド40の各々は少くとも２個の受動回路又
は駆動回路によつて共有される。好適な一実施例におい
て、各ECパツド40は、２個もしくは３個の隣接する受動
もしくは駆動回路、あるいは、その組み合わせによつて
共有されている（例えば40Aは２個、40Bは３個）。ECパ
ツド40への実際の接続線は、受動回路12に対してはEC線
16であり、駆動回路30に対してはEC線34A、34B、・・・
（34で総称する）である。第１図において、各ECパツド
40には反時計方向に添字Ａ〜Ｊが付されており、最初の
ECパツド40Aと最後のECパツド40Jを除いて、隣接する３
個の受動回路又は駆動回路に接続されている。チツプ中
の回路素子の異なつた配置によつて、各ECパツド40を少
くとも３個の受動回路又は駆動回路に共有させる、即ち
接続することが可能であることに注目されたい。
第１図に示した本発明の一実施例のECパツドの３路共有
配列は、隣接した受動回路又は駆動回路に対してEC相互
接続を実施しなければならない場合に、ECパツド共有に
おいて生じる重大な競合問題を解決するという点で最も
好ましいという事が判明した。第１図において、大多数
の場合において、隣接する３個の受動回路又は駆動回路
のECを同時に遂行しうることが分かる。また、隣接する
受動回路又は駆動回路が３個以上同時にECを必要とする
確率は極めて低いことが分つた。従つて、第１図の回路
は、この回路が、必要なECパツド40の数を格段に減少さ
せ、しかも、３個の隣接する受動回路又は駆動回路の同
時のECを可能にするに十分な数のECパツドが提供される
という点で極めて有利である。
既に述べたように、受動回路12への各線14及び16と、駆
動回路30からの各ライン32及び34とは電子的に制御しう
るスイツチを含んでいる。ECが行われない正規の動作モ
ードにおいては、各受動回路12の各々の正規の入力線14
のスイツチ20は閉じているので、外部からの入力信号
は、受動回路12へ直接に印加される。この正規の入力線
14はECパツドを含まないので、ECパツドの使用による遅
延の介入を回避することが出来る事に注目されたい。受
動回路12の入力にECを施す必要がある場合、スイツチ20
を開き、そして、その特定の受動回路12へのEC線16のス
イツチ22を閉じるために、制御信号がスイツチに印加さ
れる。スイツチ20及び22のこの電子制御によつて正規の
入力線14が削除され、その代替としてEC線16が用いられ
る。
これらの複数個のスイツチ20、22、32及び34を制御する
ために、電子制御回路をチツプ10の中に設ければならな
い。種々の異なつた回路構成の制御回路を用いる事が出
来るが、第１図の実施例においては、そのような制御回
路はシフトレジスタ55によつて実施されており、そのシ
フトレジスタは複数個のスイツチ20、22、32及び34の各
々に対して１個宛のシフトレジスタ段を含んでいる。こ
れらの各シフトレジスタ段は、チツプの外にある入力制
御パツド90に接続された第１のシフトレジスタ段60を含
む直列のループを構成するように接続されている。第１
図において、第１シフトレジスタ段60はスイツチ20を制
御するための制御信号を線60Aに与える。第２シフトレ
ジスタ段62はスイツチ22を制御する制御信号を線62A上
に与える。第３シフトレジスタ64は、次の受動回路12B
のために、スイツチ20を制御する制御信号を線64Aに与
える。この第２受動回路12Bは、該回路をECパツド40Aに
接続するEC線16Aと、該回路を次に隣り合うECパツド40B
に接続するEC線16Bとを持つている。シフトレジスタ段6
6は、受動回路12BへのEC線16Aにおけるスイツチ22Aを制
御するために、線66Aに制御信号を与える。同様に、シ
フトレジスタ段68は受動回路12BへのEC線16B中における
スイツチ22Bを制御するために、線68Aに制御信号を与え
る。個々のスイツチを制御するためのシフトレジスタ段
のこの制御態様は以下の回路配列体の受動回路12につい
ても同様である事を理解されたい。同様に、各々のシフ
トレジスタ段が駆動回路の出力線32及び34における各ス
イツチを制御するように設けられている。例えば、シフ
トレジスタ段74は、第２駆動回路30Bの正規の出力線32B
におけるスイツチ36を制御する制御信号を線74Aに与え
る。同様に、シフトレジスタ段76はECパツド40Jへの線3
4Aにおけるスイツチ38Aを制御するための制御信号を線7
6Aに与える。シフトレジスタ段78は、ECパツド40Jの直
下のECパツド40Iへ接続される線34Bにおけるスイツチ38
Bを制御する制御信号を線78A与える。駆動回路30の出力
線におけるスイツチのこの様な制御態様は他の駆動回路
の配列体全体についても同様に実施される事を理解され
たい。
入力制御パツド90からシフトレジスタ55の段を通る適当
な順序の一連の０及び１からなる信号を印加することに
よつて、スイツチ20、22、36及び38の各々は、それらの
付勢状態、あるいは脱勢状態に適当に制御される。シフ
トレジスタ55へ印加されるべき適当なパターンの０及び
１信号は、チツプとそれを載置するモジユールとの接続
に必要とする所定のECによつて決定される。この技術に
よつて、ただ１個の外部制御パツドを多数の受動回路及
び駆動回路のスイツチを制御するために使うことが出来
る。
第２図は、このような電子式シフトレジスタ段とスイツ
チ20との関係を示す回路図である。
第１図に示したシフトレジスタ段は、これらのスイツチ
が所望の順序でセツトされた後は、再度切換える必要は
ないから、非常に高速度で動作するものを用いる必要の
ないことに注目されたい。従つて、これらのシフトレジ
スタ段は非常に基本的な低電力フリツプ・フリツプ及び
データ転送ゲートで作ることが出来る。このような型の
低電力のフリツプ・フロツプは比較的少ない素子しか要
さず、しかも消費電力は小さい。このシフトレジスタ
は、パワーオンのときに、その出力が常に所定の論理パ
ターンを取るように、バイアス型にするのが好ましい。
最終のシフトレジスタからの出力は特定の終着点に印加
する必要はない。然しながら、シフトレジスタ55を通る
０及び１信号のパターン全体を調時させ且つ調整されて
いる事を検証する能力を提供するために出力制御パツド
92が設けられる。
異つたシフトレジスタ段を一体にループ化するのに用い
られる種々の方法が存在する事は云うまでもない。第１
図の実施例において、隣接する受動回路12のためのシフ
トレジスタ段は連続して一体に連結されている。本発明
の技術思想の範囲内で、種々の他のループ構成と置換す
ることが出来る。例えば、所定の受動回路を制御するシ
フトレジスタ段は、隣接する駆動回路30のためのスイツ
チを制御するシフトレジスタ段に直接にループ化させ、
このループ化パターンを受動回路及び駆動回路全体に対
して繰返すことが出来る。
受動回路及び駆動回路への入力及び出力線における電子
スイツチを実施するために利用しうる種々の回路があ
る。例えば第２図は第１図のスイツチ20を実施する簡単
なトランジスタ・スイツチである。第２図に示されたト
ランジスタ・スイツチ20は一対のトランジスタ20A及び2
0Bを含み、それらのベース端子は直結され、シフトレジ
スタ段60へ接続されている。この構成において、トラン
ジスタ20Aのエミツタはトランジスタ20Bのコレクタへ接
続され、トランジスタ20Aのコレクタはトランジスタ20B
のエミツタへ接続されている。トランジスタ20Aのコレ
クタは正規の入力線14へ接続され、そのエミツタは第１
受動回路12Aの入力へ接続される。シフトレジスタ段60
は線60Aを介してトランジスタ20Aのベースへ「０」又は
「１」の電圧を印加する。線60A上の論理信号が論理値
「１」の時、トランジスタ20A及び20Bは導通状態にバイ
アスされ、正規の入力線14の信号は受動回路12へ、又は
受動回路12から直接に印加される。線60Aの論理信号が
論理値「０」の時、トランジスタ20A及び20Bは非導通で
あり、線14の信号は転送されない。スイツチ20を実現す
るために種々の他の回路構成を取り得ることを理解され
たい。
更に本発明は、例えば２個又はそれ以上の数の入力線を
有するよう設計された受動回路を使うことにより実施し
うる。２入力の場合、一方の入力線は正規の線とし、他
方の入力線はECパツド接続線とすることが出来る。受動
回路に組み込まれた制御回路は、他の入力線を滅勢状態
に保つている間に、これらの多重入力端子の任意の１つ
を付勢するのに使うことが出来る。
E.発明の効果 本発明は、電子的な削除機能を用いることと、受動回路
及び駆動回路の各々に対する直接の入力線及び出力線を
使うこととを組み合わせて、ECパツドを共有することに
より実施される。この本発明における組み合わせを用い
る事によつて、所定のモジユール上のECパツドの数を、
従来の技術において必要とされる数の約50％も減少させ
ることが出来る。さらに、モジユール上で使われるECパ
ツドは、従来必要とされた削除用のランド部がECパツド
において必要とされないので、寸法を小さくすることが
出来る。このように著しくECパツドの数が減少すること
により、モジユールの寸法を大きくする事なく、マルチ
・チツプ・モジユール上に支持しうるチツプの数を著し
く増加させる事が出来る。所定の大きさのモジユール上
に設けられるチツプの数が増加することによつて、単一
のモジユールにおいて多くの論理機能や計算を遂行する
ことが可能となり、よつて、製品におけるモジユールか
らモジユールへの配線を減少させることができる。モジ
ユールからモジユールへの配線を減少させる事によつ
て、パツケージの動作速度の遅延が小さくなる。
ECパツドは、受動回路及び駆動回路への、あるいは、受
動回路及び駆動回路からの正規のチツプI/Oの通路に対
して、用いられていないことに注目されたい。これは、
各受動回路へのI/O入力端子に直列接続したECパツド
と、各駆動回路からのI/O出力端子に直列接続したECパ
ツドとを使つた従来のデザインと対照的である。チツプ
内へ向かう正規のI/O線からECパツドを除去する事によ
つて、チツプ間の通信速度の遅延を更に減少させる事が
出来る。
ECパツドを共有する本発明の装置においては、ECの競合
の確率が極めて小さい。特に、本発明のパツド共有デザ
インを用いる事によつて、少くとも２個の隣接する受動
回路、又は駆動回路、又はそれらの組み合わせ回路はEC
接続を同時に行うことが出来、これにより、潜在的なEC
競合の問題を回避することが出来る。
【図面の簡単な説明】
第１図はECパツドを共有する本発明の実施例を説明する
ためのブロツク図、第２図は第１図の回路に用いられる
電子スイツチ式シフトレジスタ段を説明するための回路
図である。 10……集積回路チツプ、12A……受動回路、13……モジ
ユール、14……入力線、16A……EC入力線、20、36……
正規線制御用スイツチ、22、38……EC線制御用スイツ
チ、30A……駆動回路、40A……ECパツド、55……シフト
レジスタ。
フロントページの続き (72)発明者 ハリー・ジヨーダン・ジヨーンズ アメリカ合衆国テキサス州オースチン、ハ イランド・ヒルス・ドライブ6211番地 (72)発明者 シヤン・ダール・マラヴイヤ アメリカ合衆国ニユーヨーク州ホープウエ ル・ジヤンクシヨン、オービツト・レーン （番地なし) (56)参考文献 特開 昭56−118352（ＪＰ，Ａ) 特開 昭59−122234（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】少くとも１個の集積回路チツプを表面に担
    持するモジユールと、 上記集積回路チツプ内に設けられた複数個の受動回路及
    び駆動回路と、 上記受動回路及び駆動回路の夫々に接続された第１の信
    号線と、 上記集積回路チツプの外部の点へ向かう、上記受動回路
    及び駆動回路の各々に対応して設けられた第２の信号線
    と、 上記受動回路及び駆動回路の各々に対応して設けられた
    夫々少くとも１つのEC信号線と、 上記第２の信号線及び上記少くとも１つのEC信号線のう
    ちの１つの線のみを上記第１の信号線へ接続するため
    に、上記受動回路及び上記駆動回路の各々に対応して上
    記集積回路チツプ内に設けられたスイツチ手段と、 上記受動回路、上記駆動回路もしくはそれら回路の組合
    せに対応する少くとも３つの上記EC信号線の異なる組合
    せに夫々接続された、上記モジユールの上記表面上に配
    置された複数個のECパツドとを含む事を特徴とする集積
    回路装置。
JP9216187A 1986-07-03 1987-04-16 集積回路装置 Expired - Lifetime JPH0744222B2 (ja)

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Application Number Priority Date Filing Date Title
US06/881,755 US4746815A (en) 1986-07-03 1986-07-03 Electronic EC for minimizing EC pads
US881755 1986-07-03

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Publication Number Publication Date
JPS6315441A JPS6315441A (ja) 1988-01-22
JPH0744222B2 true JPH0744222B2 (ja) 1995-05-15

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ID=25379140

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JP9216187A Expired - Lifetime JPH0744222B2 (ja) 1986-07-03 1987-04-16 集積回路装置

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US (1) US4746815A (ja)
EP (1) EP0257201B1 (ja)
JP (1) JPH0744222B2 (ja)
DE (1) DE3787429T2 (ja)

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US4746815A (en) 1988-05-24
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