JPH0744273B2 - 電流制限式絶縁ゲ−ト半導体装置 - Google Patents

電流制限式絶縁ゲ−ト半導体装置

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JPH0744273B2
JPH0744273B2 JP61287892A JP28789286A JPH0744273B2 JP H0744273 B2 JPH0744273 B2 JP H0744273B2 JP 61287892 A JP61287892 A JP 61287892A JP 28789286 A JP28789286 A JP 28789286A JP H0744273 B2 JPH0744273 B2 JP H0744273B2
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region
emitter
cell
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semiconductor device
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ハムザ・イルマズ
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ゼネラル・エレクトリツク・カンパニイ
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs

Description

【発明の詳細な説明】 本発明は一般に半導体装置に関するものでおり、更に詳
しくは絶縁ゲート半導体装置の構造に関するものであ
る。
発明の背景 絶縁ゲート半導体装置（IGD）の中で、絶縁ゲート・ト
ランジスタ（IGT）はゲート電極に低いバイアス電圧を
印加することにより大きな装置電流を制御することがで
きる装置である。このゲート制御特性により、IGTは電
力制御や電流スイッチングの用途に特に有用となる。通
常のIGTは半導体基板またはウェーハに作られた複数の
小さな並列接続されたセルで構成される。各セルは導電
型が交互になっている順次隣接したコレクタ領域、ドリ
フト領域、ベース領域およびエミッタ領域を有する。
ゲート電極は、複数の接触窓を含む絶縁領域によって半
導体基板から絶縁されて隔たっている。各接触窓はそれ
ぞれ１つのセルの上に設けられて、その中心がセルの中
心にあって、隣接したエミッタおよびベース領域の表面
を露出させる。コレクタ電極とエミッタ電極はそれぞれ
各セルの対向した両端に接続されて、セルに流れる電流
を導く装置電流の大きさはゲート制御回路からゲート電
極に印加されるバイアス電圧の大きさによって制御され
る。典型的なコレクタ電極は１つの分布したコレクタ領
域と連続的にオーミック接触した導電層で構成すること
ができる。コレクタ領域はウェーハ内のすべてのセルに
よって共有される。これに対して、典型的なエミッタ電
極は各接触窓内の露出したエミッタ領域およびベース領
域の表面部分でのみ各セルとオーミック接触する導電層
で構成される。
従来の装置では、典型的には、複数の互いに間隔を置い
て配置された小さな正方形、長方形または円形の接触窓
が作られ、各々の接触窓は同様な寸法および形状を持つ
セルを露出させる。このような各セルは中央のベース部
分を囲むセル・エミッタ領域を有し、このエミッタ領域
の表面はセルの接触窓の周縁に沿って連続的に配置され
ている。ゲート電極の下にあってベース領域表面に隣接
するベース領域の部分はゲート電極に適当なバイアス電
圧を印加したときに電流導通チャンネルを形成する。電
流はコレクタ電極からコレクタ領域およびドリフト領域
を通った後、エミッタ・ベース接合を横切るチャンネル
を通り、次いでエミッタ領域を通ってエミッタ電極に入
る。各チャンネルおよび各エミッタ領域の形状は、トロ
イド軸線に対して直角な平面の交差によって形成される
トロイドの半分の形状に近い。トロイドが円形、正方形
または長方形のいずれであるかに応じて、同様の形状の
接触窓が設けられ、交差平面によって境界を定められ
る。
ゲート・バイアス電圧は交差平面から測ったチャンネル
の深さを制御する。特定のセルにおけるチャンネルが導
通させることのできる最大電流は電流を流すのに利用で
きるチャンネルの断面積に比例する。この断面積の限界
はチャンネルからエミッタ領域に電流を流すために利用
できるエミッタ・ベース接合の幅である。チャンネルか
らエミッタ領域に向う電流に垂直なエミッタ・ベース接
合の幅がセルのゲート周縁を定める。
条件によっては、IGTのターンオンの間またはIGTの動作
中、IGTによって駆動されている負荷が短絡されること
がある。これらの条件下では、IGTが最大線路電圧と高
電流に同時にさらされ、その結果この装置が破壊するこ
とがある。
短絡に関連するもう１つの問題はIGTのラッチアップで
あり、ラッチアップが生じるとゲート制御を行うことが
できなくなる。これは装置電流がある閾値を超えたとき
生じ得る。しかし、高電流と高電圧が同時に存在して検
知される程長く、たとえば約10マイクロ秒の間続いても
IGTが耐えることができ、そしてこの時間の間IGTがラッ
チアップしない場合には、ゲート制御回路は装置をター
ンオフすることができる。
IGTの動作に関連する更にもう１つの問題はその動作電
流に於ける装置両端間の順方向電圧降下である。順方向
電圧降下が高いと、装置の電力消費と装置の温度上昇の
問題が生じ、装置の動作に悪影響を及ぼすことがある。
発明の目的 したがって本発明の主要な目的は上記の問題や欠点のな
い新しい改良された絶縁ゲート半導体装置を提供するこ
とである。
本発明のもう１つの目的は短絡負荷状態に耐え得る絶縁
ゲート半導体装置を提供することである。
本発明の更にもう１つの目的は短絡状態での最大装置電
流が装置のラッチアップ・レベルに達しないようにした
絶縁ゲート半導体装置を提供することである。
本発明の更にもう１つの目的は動作電流レベルに於ける
順方向電圧降下が比較的低い絶縁ゲート半導体装置を提
供することである。
発明の要約 本発明の上記の目的および他の目的は複数のセルをそな
え電流制限式絶縁ゲート・トランジスタ（IGT）を含む
新しい改良された絶縁ゲート半導体装置（IGD）を使う
ことによって達成される。本発明では、各セルのゲート
周縁と個々のセル相互の間の間隔を予め選定された大き
さまで短縮する。通常値からこのように短縮することに
よって得られる特性は別々に、また組み合わさって、装
置電流の大きさを制限し、したがって負荷短絡の際に装
置の破壊を防止する。
本発明の好ましい実施例によれば、１つの半導体チップ
にIGTが作られ、各セルのラッチアップを最も起し易い
部分からエミッタの形成を除外する。長方形セルの場合
は、これはエミッタ領域のかどの形成を阻止することを
含む。更に、このような装置における従来の典型的なセ
ルに比べて、各セルはより小さな寸法にするとともに、
セル間の間隔をより密にする。セルを作る際にエミッタ
の形成を阻止することにより、各セルには互いに隔たっ
た複数のエミッタ領域が設けられる。このようなエミッ
タ領域はそれぞれセルのベース領域と協同して別々のエ
ミッタ・ベース接合を形成する。これに対して、従来の
装置では接触窓の周縁に沿って連続的な１つのエミッタ
領域が配置されている。したがって、別々のエミッタ・
ベース接合の形成によってセルのゲート周縁が小さくな
る。動作については、各セルのゲート周縁を小さくした
こととセル間隔を狭くしたことの協同効果によって、最
大装置電流がラッチアップ電流レベルに達することが防
止される。更に、各セルの寸法が比較的小さいため、動
作電流レベルに於けるIGTの順方向電圧降下が小さくな
る。
本発明の上記の目的および他の目的ならびに本発明の特
徴および利点は図面を参照した以下の説明によって一層
よく理解されよう。
発明の詳しい説明 第１図は従来のIGT10の一部を示す。このIGT10は互いに
対向する主表面14および16をそなえたシリコン半導体基
板またはウェーハ12に形成され、全体的にそれぞれ18お
よび20で表わされたほぼ同一のセルを含んでいる。各セ
ル18,20は主表面14に対して直角な方向に配置されてお
り、その構成領域として以下の順序で、P+コレクタ領域
24の一部、Ｎドリフト領域26の隣接部分、主表面14から
ドリフト領域26の中に伸びてドリフト領域26との間にベ
ース・ドリフト接合27を形成するＰベース領域28、なら
びに主表面14からベース領域28の中に伸びてベース領域
28との間にエミッタ・ベース接合29を形成する連続的な
N+エミッタ領域30を含む。ここで用いている「＋」およ
び「−」という記号は相対的なドーパント濃度を表わ
す。
従来の装置の連続的なエミッタ領域のこの連続性が第２
図に最も良く示されている。各セルのベース領域28は中
央のP+部分28aを含み、その表面28bは主表面14の所にあ
る。この中央ベース部分28aはＮドリフト領域26の中に
深く伸びている。図示のようにエミッタ領域表面30aは
主表面14に於いて中央ベース部分表面28bを完全に取り
囲んでいて、ベース領域を２つの部分に分離する。
再び第１図について説明すると、好ましくは金属で構成
されるコレクタ電極31が主表面16に於いてコレクタ領域
24とオーミック接触するように配置されている。ゲート
構造32はゲート電極を含み、このゲート電極は、主表面
14の上に設けられて周囲の絶縁領域によって主表面14か
ら絶縁されて隔たっている分布した導電層として形成さ
れる。このゲート電極の各部分は第１図で34a乃至34cで
表わされ、絶縁領域の各部分は36a乃至36cで表わされて
いる。ゲート電極はポリシリコン材で構成することが好
ましく、絶縁領域は二酸化シリコンで構成することが好
ましい。ゲート電極は装置電流制御のためにゲート・バ
イアス電圧を印加するゲート制御回路に電気的に接続さ
れている。
ゲート構造32は更に隣接した絶縁領域部分の縁の間に限
定された複数の接触窓を含んでいる。第１図では、接触
窓38および40がそれぞれセル18および20の上にあり、各
セルの中心はそれに対応する接触窓の中心にある。した
がって、接触窓40は、主表面14のうち、エミッタ領域30
の表面30aの一部および中央ベース部分28aの表面28bを
含む領域を露出させる。同様に、セル18の上にある接触
窓38はセル18の対応する表面を露出させる。これらの表
面の形状は第２図に最も良く示されている。
分布したエミッタ電極44は金属層で構成することが好ま
しいが、これは絶縁領域部分36a乃至36cの上に重なって
いて、エミッタ領域とオーミック接触するとともに、各
接触窓内に露出した特定のセルのベース領域表面の一部
とオーミック接触する。たとえばセル20では、エミッタ
電極44は接触窓40を占め、露出した主表面14とオーミッ
ク接触する。この場合、前述の通り、露出した主表面14
はエミッタ領域表面30aの一部と中央ベース部分表面28b
を含んでいる。エミッタ電極44はセル18の露出したベー
ス領域表面およびエミッタ領域表面とそれぞれ接触す
る。
IGT構造中のセル18,20等のセルを作るには、典型的に
は、ドリフト領域26およびコレクタ領域24を予め形成し
たウェーハ12の表面14の上にまずゲート構造32を形成す
る。次に、窒化シリコン層中に設けた第１組の窓を通し
て主表面14の中に深くP+拡散を行うことによって、中央
ベース部分28aを形成する。このようにして各中央ベー
ス部分28aは主表面からドリフト領域の中に伸びる。こ
ゝで、少なくともいくつかの酸化物層および窒化シリコ
ン層はある製造工程の間だけ存在し、後で除去されるこ
とが理解されよう。次に、厚い酸化物層を第１組の窓の
上に成長させる。
次に、それぞれ中央ベース部分を囲む第２組の窓があけ
られる。第２組の窓を通してドリフト領域26の中に浅い
Ｐ拡散を行うことによって、各セルのベース領域の残り
の部分が形成される。また第２組の窓を通してベース領
域の中に浅いN+拡散を行うことによって、エミッタ領域
30を形成する。このようにして各エミッタ領域は主表面
14からベース領域28の中に伸び、各エミッタ領域表面30
aは中央ベース部分表面28bを取り囲む。製造工程の上記
の説明から明らかなように、セルのベース領域およびエ
ミッタ領域の寸法と形状、ならびにその上の接触窓によ
り露出したそれぞれの表面の寸法と形状は、製造中に選
択して制御することができる。
IGT10の動作は、同様に動作する各セルを代表する第１
図のセル20の説明から明らかとなろう。順方向導通モー
ドの動作を開始するため、適当なバイアス電圧が分布し
たゲート電極34に印加される。このバイアス電圧が閾値
レベルを超えたとき、ベース領域28に電界が設定され、
これによりベース領域にＮ導電型チャンネルが誘起され
る（その２つの部分を28cで示す）。主表面14から測っ
たチャンネルの深さは印加されたゲート・バイアス電圧
によって制御される。図示のように、チャンネル部分28
cは主表面14に隣接して、ゲート電極部分34bおよび34c
の下に位置する。前に述べたように、各チャンネルおよ
び各エミッタ領域の形状はトロイド軸線に対して直角な
平面の交差によって形成されるトロイドの半分に近い形
状を有する。したがって、接触窓の形状は主表面14に於
けるトロイド表面の形状と同様な形状、すなわち長方
形、正方形または円形になる。同様にコレクタ電極31が
エミッタ電極44に対して正電位にバイアスされる。この
ため、チャンネル部分28cを通る矢印46で表わした径路
に沿ってこれら両電極の間に装置電流の径路が作られ
る。
第２図はIGT10のセル20の平面図であり、主表面14に於
けるセル20の詳細を示すためエミッタ電極44とゲート構
造32が除かれている。ベース領域28はベース・ドリフト
接合27を境界とし、ドリフト領域26によって囲まれたほ
ぼ長方形の表面を有することがわかる。露出した表面形
状を示すために斜線を施したエミッタ領域30もほぼ長方
形の形状を有し、その中央に位置する開口はベース・エ
ミッタ接合29の内側の縁29aによって限定されているこ
とがわかる。このように形成された開口はベース領域28
の中央ベース部分表面28bを露出させる。破線で表わし
た長方形の接触窓40は、第１図に示すエミッタ電極44と
接触させるため、中央ベース部分表面28bおよびエミッ
タ領域30の表面30aの一部を露出させる。
エミッタ領域30は更にエミッタ・ベース接合29の外側の
縁29bを境界とし、ベース領域28によって囲まれてい
る。ベース・ドリフト接合27の隣接部分に平行な外側の
縁29bの部分の幅がゲート周縁の大きさを定める。これ
は、第２図のセルの場合は、外側の縁29b全体である。
ゲート周縁とチャンネル深さによって、チャンネルを通
る電流の流れに利用できる断面積が決定される。主とし
て装置のターンオフの際に生じる「電流集中」として知
られている現象により、正方形または長方形の各セルの
最も弱い部分、すなわちセルのラッチアップが最初に生
じる部分はベース・エミッタ接合のかど41である。第１
図および第２図に示す形式の従来の装置では、このかど
によりラッチアップが生じるしきい値電圧Vthが下ると
いう望ましくない影響が生じる。一旦ラッチアップが生
じると、装置電流はもはやゲート・バイアス電圧によっ
て制御できず、装置は実質的にサイリスタのように動作
する。
第３図および第４図は本発明に従って作られたIGTの一
部分を示す。図示するように、各セルにおけるベース・
エミッタ接合のかどが除かれており、中央ベース領域の
かどに隣接するエミッタ領域はない。第３図は対向する
主表面114および116をそなえたウェーハ112を含むIGT11
0の一部分を示す。一対のセル118および120が示されて
いるが、セル118は一部を切り取って示してある、セル1
18は順に、P+コレクタ領域124、隣接するＮドリフト領
域126、主表面114からドリフト領域126の中に伸びるＰ
ベース領域128、および主表面114からベース領域128の
中に伸びる４つの互いに隔たった別個のN+エミッタ領域
130を含む。これらの４つのN+エミッタ領域130は第４図
に最も良く示されている。各セルのベース領域はドリフ
ト領域126の中に深く伸びる中央P+部分128aを含む。
コレクタ電極131は主表面116に於いてコレクタ領域124
とオーミック接触するように配置されている。ゲート構
造132はウェーハ主表面114の上に設けられている。ゲー
ト構造はゲート電極134を含み、ゲート電極134は主表面
114の上に設けられて周囲の絶縁領域136によって主表面
114から絶縁されて隔たった分布した導電層の形をとっ
ている。ゲート構造132は絶縁領域136の縁によって複数
の接触窓を限定するように構成されていて、各セルは各
接触窓の下にあって、セルの中心は接触窓の中心と整合
している。各接触窓は中央ベース部分表面128bを露出さ
せるとともに、各エミッタ領域130の表面部分130aおよ
び接触窓のかどにあるＰ型のベース領域の表面部分128d
を露出させる。ベース領域128はベース・ドリフト接合1
27を境界としている。
これらの表面形状は第４図の平面図に最も良く示されて
いる。第４図では１つのセルを示すためゲート構造132
は取り除いてある。破線で囲んだ接触窓138は露出した
表面を囲んでいることがわかる。各エミッタ領域表面13
0aの３辺はエミッタ・ベース接合129の外側の縁129bを
境界とし、第４の辺は内側の縁129aを境界としている。
ベース・ドリフト接合127と隣り合う外側の縁129bの各
部分の４個のエミッタ領域130に対する幅の合計が、そ
のセルに対するゲート周縁を構成する。したがって、本
発明による各セルのゲート周縁は従来技術のセルに比べ
て小さくなる。この特徴により、各セルに対する最大電
流は選定されたレベルすなわちラッチアップ電流レベル
より低くなる。
従来のセルの場合のような１つのエミッタ領域のかわり
に、本発明では各セルに多数の個別のエミッタ領域が設
けられる。これらの個別のエミッタ領域を用いた場合の
電流に対する断面積の合計は、従来のセルのように１つ
のエミッタ領域を用いた場合に比べて小さくなる。個別
のエミッタ領域を設けるため、セル製造プロセスに余分
のマスキング工程を設けて、たとえばエミッタ領域の形
成中に接触窓のかどに於けるN+拡散を阻止する。このよ
うな工程により、前述したように各セルに４個の個別の
エミッタ領域が形成される。
本発明のIGTの動作は、前述の従来のIGTの動作に類似し
ているが、相違点はゲート電極134にバイアス電圧を印
加することにより各セルに４個のチャンネル128cが形成
されることである。セルのかどにエミッタ領域がないた
め各セルのゲート周縁が小さくなるので、IGT装置が通
すことのできる最大電流が小さくなる。第５図のゲート
・バイアス電圧に対する装置電流の予測特性のグラフに
示すように、装置の動作電流Iopまでは本発明の応答は
従来のIGTの応答と同様であるが、本発明では動作電流
レベルに於ける順方向電圧降下V2が少し高い。しかし図
示するように最大装置電流は従来の装置に比べて小さく
なる。
前述の通り、IGTを通る最大電流を低いレベルに抑える
ことにより、この装置は短絡状態から回復することがで
きる。詳しく述べると、短絡状態ではラッチアップはす
ぐには起らない。その期間中、ゲート制御が失われない
間に、ゲート制御回路は短絡状態を検知して、ゲート・
バイアス電圧をオフに変える。本発明に従って各セルか
らエミッタのかどを除去することによって、短絡状態の
発生時に電流集中によるラッチアップが始まりやすいエ
ミッタ領域の部分が除去されることに加えて、ターンオ
フ期間中の最大電流がラッチアップ電流レベルよりも低
いレベルに抑えられる。したがって、短絡状態によって
装置が破壊することが防止される。
装置の最大電流はセル相互間の間隔を小さくすることに
よって更に小さくなる。IGTの所定の電圧定格および動
作電流レベルに対して、ラッチアップを起さないで装置
に最大順方向電流を流すことのできる最適なセル間隔が
ある。通常の1200VのIGTでは、最適なセル間隔は約20ミ
クロンである。本発明に従ってセル間隔を約17ミクロン
に抑えることにより、最大順方向電流は更に制限され
て、ここに述べる改良された動作特性が得られる。
一般に、最適なセル寸法は２つの要素、すなわち順方向
電圧降下とラッチアップによって規定される。本発明に
よりゲート周縁およびセル間隔を短くした結果として装
置両端間の順方向電圧降下が大きくなる。これを補償す
るため、本発明の各セルの寸法は従来のIGTで使用され
る最適な寸法よりも小さい寸法にすることが好ましい。
当業者に知られているように、電子ビーム照射を受けた
小さなセルは大きなセルよりも順方向電圧降下が小さ
い。しかし、このような小さなセルは低い装置電流レベ
ルでラッチしやすい。本発明ではゲート周縁およびセル
間隔を小さくしたことにより最大装置電流がラッチアッ
プの生じるレベルより低い値に保たれるので、セル寸法
を小さくすることによって順方向電圧降下を小さくする
ことができる。従来のセルの寸法がたとえば16×300ミ
クロンであるのに対して、本発明では20×24ミクロンの
寸法の長方形のセルを作ることにより、実験によれば上
記の順方向電圧降下の増大に対して適切な補償が行なわ
れた。このような各セルでは、セルの両側のエミッタ領
域表面は10×５ミクロンの寸法を持ち、セルの両端のエ
ミッタ領域表面は14×５ミクロンの寸法を持つ。
本発明は異なるセル形状、たとえば第６図および第７図
に示すような図形の形状のセルにも適用できる。この形
のセルでは電流集中の問題はエミッタ・ベース接合全体
に対して存在するので、エミッタ形成中に阻止すべきエ
ミッタ領域の部分はかどに限定されない。第３図および
第４図に示す実施例と同様に、各セルに連続的な１つの
エミッタ領域ではなく複数のエミッタ領域を用いること
により、ゲート周縁を短くし、したがって装置最大電流
を小さくする。
第６図は対向する主表面214および216をそなえたウェー
ハ212を有するIGT210の一部を示す。一対のセル218およ
び220が示されており、セル218は一部を切り取って示し
てある。セル218は、P+コレクタ領域224、これに隣接し
たＮドリフト領域226、主表面214からドリフト領域226
の中に伸びるＰベース領域228、ならびに主表面214から
ベース領域228の中に伸びる少なくとも２個の互いに隔
たった個別のN+エミッタ領域230を含む。第７図に示す
実施例では、４個のエミッタ領域が設けられている。長
方形セルの場合と同様、各セルのベース領域はドリフト
領域226の中に深く伸びる中央のP+部分228aを含んでい
る。
コレクタ電極231は主表面216に於いてコレクタ領域224
とオーミック接触するように配置される。ゲート構造23
2はウェーハ主表面214の上に設けられ、ゲート電極234
を含む。ゲート電極234は主表面214の上に設けられて周
囲の絶縁領域236によって主表面214から絶縁されて隔た
った分布した導電層の形をとっている。ゲート構造232
は絶縁領域236の縁によって複数の接触窓を限定するよ
うに構成される。各セルは各接触窓の下にあって、それ
と中心が整合している。各接触窓は中央ベース部分表面
228bを露出させるとともに、各エミッタ領域230の表面
部分230aおよびエミッタ領域に隣接して配置されて中央
ベース部分を囲むＰ型のベース領域の表面部分228dを露
出させる。ベース領域228はベース・ドリフト接合227を
境界としている。
このような円形セルの表面形状が第７図に示されてい
る。１個のセルの平面図を示すためにゲート構造232は
取り除いてある。破線で囲んだ接触窓238は露出した表
面を囲んでいることがわかる。第７図に示す円形セルで
は４個の個別のエミッタ領域が設けられている。しか
し、エミッタ領域は２個以上の任意の数の個別の領域で
あってよい。各エミッタ領域表面230aはその３辺がエミ
ッタ・ベース接合229の外側の縁229bを境界とし、第４
の辺が内側の縁229aを境界としている。図示するよう
に、各エミッタ領域表面230aの形状は環状体の一部を形
成している。本発明は前述の長方形のセル構成と同様、
円形のセル構成の場合も本質的に同じように働く。
以上、主として長方形の接触窓をそなえたセルについて
本発明の特徴を説明してきた。しかし、他の幾何学的形
状でもセルの動作が改良される。図示し説明したものと
反対の導電型のIGTでも本発明は働くことも明らかであ
る。更に、本発明はたとえば金属・酸化物・半導体電界
効果トランジスタ（MOSFET）のような他の形式の絶縁ゲ
ート半導体素子の短絡保護を行なうことができる。
以上、実施例について本発明を図示し説明してきたが、
当業者は本発明の趣旨と範囲を逸脱することなく多数の
変形、変更、変化、置換ならびに同等のものを推考する
ことができよう、したがって、特許請求の範囲により本
発明は限定されるものである。
【図面の簡単な説明】
第１図は従来の絶縁ゲート・トランジスタ（IGT）の断
面図である。第２図は第１図のIGTの選定された特徴を
例示する平面図である。第３図は本発明に従って作られ
たIGTセルの、一部を破断しかつ一部を断面で示す斜視
図である。第４図は第３図のIGTの代表的なセルの選ば
れた特徴を示す平面図である。第５図は印加されたゲー
ト電圧に対する予測装置電流を従来のIGTと本発明のIGT
について比較して示すグラフである。第６図は本発明に
従って作られた円形セル構成を有するIGTセルの、一部
を破断しかつ一部を断面で示す斜視図である、第７図は
第６図のIGTの代表的なセルの選ばれた特徴を示す平面
図である。 （主な符号の説明） 110,210……IGT、 112,212……ウェーハ、 114,214……ウェーハ主表面、 118,218……セル、 124,224……P+コレクタ領域、 126,226……Ｎドリフト領域、 128,228……Ｐベース領域、 128a,228a……ベース領域の中央P+部分、 128b,228b……中央ベース部分表面、 128c,228c……チャンネル、 128d,228d……接触窓のかどにあるベース領域表面部
分、 129,229……エミッタ・ベース接合、 130,230……N+エミッタ領域、 130a,230a……エミッタ領域表面、 134,234……ゲート電極、 136,236……絶縁領域、 138,238……接触窓。

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】主表面を持つ第１導電型のドリフト領域を
    含む半導体ウェーハ、 上記主表面の一部分を露出させる少なくとも１つの接触
    窓を含む絶縁領域、 上記絶縁領域により上記主表面から隔てられたゲート電
    極、 上記接触窓と中心が整合し、かつ上記接触窓の境界を超
    えて伸びるセルであって、上記主表面から上記ドリフト
    領域の中に伸びていて、中央ベース部分を含む第２導電
    型のベース領域を有するセルを備え、 上記セルは更に、上記中央ベース部分のまわりに隣接し
    て配置された第１導電型の複数の互いに隔たったエミッ
    タ領域を含み、各々の上記エミッタ領域は上記主表面か
    ら上記ベース領域の中に伸びて上記ベース領域との間に
    それぞれ別々のエミッタ・ベース接合を形成しており、 上記接触窓によって露出した上記主表面の部分が、上記
    中央ベース部分の表面を含むとともに、更に上記の互い
    に隔たったエミッタ領域の表面部分と、および上記中央
    ベース部分の表面にそれぞれ隣接する上記エミッタ領域
    の間にある上記ベース領域の表面部分を含んでおり、 更に、上記ゲート電極から絶縁され、かつ上記の露出し
    た主表面の部分とオーミック接触して配置されたエミッ
    タ電極、ならびに 上記ゲート電極にバイアス電圧を印加することにより上
    記主表面に隣接した上記ベース領域の中の、各々の上記
    エミッタ領域と上記ドリフト領域との間にそれぞれ別々
    のチャンネルを設定するためのゲート・バイアス電圧印
    加手段を備え、上記の別々のエミッタ・ベース接合によ
    り、上記チャンネルから上記エミッタ領域へ流れる最大
    電流を上記セルのラッチアップ電流レベルより小さい値
    にするために選定された値だけ上記セルのゲート周縁を
    低減した半導体装置であり、 更に、前記半導体装置は上記ドリフト領域に隣接して配
    置された上記第２導電型のコレクタ領域を有する絶縁ゲ
    ートトランジスタを含み、上記露出した主表面の部分と
    上記中央ベース部分の表面は方形であり、上記中央ベー
    ス部分は高濃度領域であり、その表面は上記露出した主
    表面の部分と中心が整合しており、上記の互いに隔たっ
    たエミッタ領域は上記中央ベース部分のコーナ（かど）
    部分と接しないように配置されている半導体装置。
  2. 【請求項２】特許請求の範囲第１項記載の半導体装置に
    於いて、上記装置がＰチャンネル絶縁ゲート・トランジ
    スタである半導体装置。
  3. 【請求項３】特許請求の範囲第１項記載の半導体装置に
    於いて、上記装置がＮチャンネル絶縁ゲート・トランジ
    スタである半導体装置。
  4. 【請求項４】特許請求の範囲第１項より第３項記載の半
    導体装置に於いて、上記セルの各々が少なくとも４つの
    個別のエミッタ領域を含み、各エミッタ領域は上記主表
    面と共通面を有する方形状の表面を有し、上記エミッタ
    領域の表面の各々は上記方形の中央ベース部分の表面の
    隔たった辺と接するとともに実質的に上記辺の中央に位
    置する半導体装置。
  5. 【請求項５】特許請求の範囲第１項記載の半導体装置に
    於いて、上記絶縁領域が複数の上記接触窓と上記窓の各
    々と中心が整合している隔たったセルを含み、更に、上
    記絶縁領域が上記窓の各々と中心が整合している複数の
    上記接触窓を含み、上記セル間の間隔は上記半導体装置
    を流れる最大電流をラッチアップが生じるレベル以下に
    維持するように選択された半導体装置。
  6. 【請求項６】特許請求の範囲第４項記載の半導体装置に
    於いて、上記エミッタ領域の表面の各々は上記方形の中
    央ベース部分の表面の隔たった辺と接するとともに実質
    的に上記辺の中心に位置する半導体装置。
  7. 【請求項７】主表面を持つ第１導電型のドリフト領域を
    含む半導体ウェーハ、 上記主表面の一部分を露出させる少なくとも１つの接触
    窓を含む絶縁領域、 上記絶縁領域により上記主表面から隔てられたゲート電
    極、 上記接触窓と中心が整合し、かつ上記接触窓の境界を超
    えて伸びるセルであって、上記主表面から上記ドリフト
    領域の中に伸びていて、中央ベース部分を含む第２導電
    型のベース領域を有するセルを備え、 上記セルは更に、上記中央ベース部分のまわりに隣接し
    て配置された第１導電型の複数の互いに隔たったエミッ
    タ領域を含み、各々の上記エミッタ領域は上記主表面か
    ら上記ベース領域の中に伸びて上記ベース領域との間に
    それぞれ別々のエミッタ・ベース接合を形成しており、 上記接触窓によって露出した上記主表面の部分が、上記
    中央ベース部分の表面を含むとともに、更に上記の互い
    に隔たったエミッタ領域の表面部分と、および上記中央
    ベース部分の表面にそれぞれ隣接する上記エミッタ領域
    の間にある上記ベース領域の表面部分を含んでおり、 更に、上記ゲート電極から絶縁され、かつ上記の露出し
    た主表面の部分とオーミック接触して配置されたエミッ
    タ電極、ならびに 上記ゲート電極にバイアス電圧を印加することにより上
    記主表面に隣接した上記ベース領域の中の、各々の上記
    エミッタ領域と上記ドリフト領域との間にそれぞれ別々
    のチャンネルを設定するためのゲート・バイアス電圧印
    加手段を備え、上記の別々のエミッタ・ベース接合によ
    り、上記チャンネルから上記エミッタ領域へ流れる最大
    電流を上記セルのラッチアップ電流レベルより小さい値
    にするために選定された値だけ上記セルのゲート周縁を
    低減した半導体装置であり、 更に、前記半導体装置は上記ドリフト領域に隣接して配
    置された上記第２導電型のコレクタ領域を有する絶縁ゲ
    ートトランジスタを含み、上記露出した主表面の部分と
    上記中央ベース部分の表面は円形であり、上記中央ベー
    ス部分は高濃度領域であり、その表面は上記露出した主
    表面の部分と中心が整合している半導体装置。
JP61287892A 1985-12-11 1986-12-04 電流制限式絶縁ゲ−ト半導体装置 Expired - Lifetime JPH0744273B2 (ja)

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US06/807,597 US4641162A (en) 1985-12-11 1985-12-11 Current limited insulated gate device
US807597 2007-05-29

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Publication Number Publication Date
JPS62189759A JPS62189759A (ja) 1987-08-19
JPH0744273B2 true JPH0744273B2 (ja) 1995-05-15

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JP61287892A Expired - Lifetime JPH0744273B2 (ja) 1985-12-11 1986-12-04 電流制限式絶縁ゲ−ト半導体装置

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EP0226148A3 (en) 1988-12-14
JPS62189759A (ja) 1987-08-19
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