JPH0744411B2 - 利得制御回路 - Google Patents
利得制御回路Info
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- JPH0744411B2 JPH0744411B2 JP15355290A JP15355290A JPH0744411B2 JP H0744411 B2 JPH0744411 B2 JP H0744411B2 JP 15355290 A JP15355290 A JP 15355290A JP 15355290 A JP15355290 A JP 15355290A JP H0744411 B2 JPH0744411 B2 JP H0744411B2
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- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000013016 damping Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は利得制御回路に関するものであり、特に半導体
集積回路における利得制御回路に関する。
集積回路における利得制御回路に関する。
従来の技術 第２図に示す従来例では、ダブルバランス型の差動増幅
器１を構成するトランジスタQ3〜Q8のうち、上段差動対
トランジスタQ3,Q4とQ5,Q6のトランジスタQ4とQ5のベー
スに可変電流源３を接続するとともに、トランジスタQ2
のエミッタを接続している。一方、トランジスタQ3とQ6
のベースは定電流源２を接続するとともに、トランジス
タQ1のエミッタを接続している。トランジスタQ1,Q2の
ベースは端子16を介して基準電圧源に接続されていて、
基準電圧Vrefを印加されている。このダブルバランス型
差動増幅器１の入力信号は端子５、６に入り、差動増幅
器１で増幅された後、カレントミラー回路７、８からカ
レントミラー回路10、Q10に電流I5として出力されると
ともにカレントミラー回路９、Q9から電流I4として出力
され、それらの電流差（I4-I5）が抵抗11を流れること
によって出力電圧Voが取り出される。その間に入力信号
は前記上段差動対トランジスタQ3,Q4とQ5,Q6において利
得制御が行なわれるようになっている。
器１を構成するトランジスタQ3〜Q8のうち、上段差動対
トランジスタQ3,Q4とQ5,Q6のトランジスタQ4とQ5のベー
スに可変電流源３を接続するとともに、トランジスタQ2
のエミッタを接続している。一方、トランジスタQ3とQ6
のベースは定電流源２を接続するとともに、トランジス
タQ1のエミッタを接続している。トランジスタQ1,Q2の
ベースは端子16を介して基準電圧源に接続されていて、
基準電圧Vrefを印加されている。このダブルバランス型
差動増幅器１の入力信号は端子５、６に入り、差動増幅
器１で増幅された後、カレントミラー回路７、８からカ
レントミラー回路10、Q10に電流I5として出力されると
ともにカレントミラー回路９、Q9から電流I4として出力
され、それらの電流差（I4-I5）が抵抗11を流れること
によって出力電圧Voが取り出される。その間に入力信号
は前記上段差動対トランジスタQ3,Q4とQ5,Q6において利
得制御が行なわれるようになっている。
ここで、トランジスタQ3,Q4に関して利得制御動作を説
明すると、まず、可変電流源３の電流値I2をI1=I2からI
1に対して小さくすると、I1/I2の比が大きくなり、トラ
ンジスタQ3を通ってカレントミラー回路7,8へ出力され
る入力信号レベルが小さくなり、結果として利得が下が
る。これに対し、可変電流源３の電流値I2をI1=I2からI
1に対して大きくすると、I1/I2の比が小さくなり、トラ
ンジスタQ3を通してカレントミラー回路７、８側へ出力
される入力信号レベルが大きくなり、利得は高くなる。
明すると、まず、可変電流源３の電流値I2をI1=I2からI
1に対して小さくすると、I1/I2の比が大きくなり、トラ
ンジスタQ3を通ってカレントミラー回路7,8へ出力され
る入力信号レベルが小さくなり、結果として利得が下が
る。これに対し、可変電流源３の電流値I2をI1=I2からI
1に対して大きくすると、I1/I2の比が小さくなり、トラ
ンジスタQ3を通してカレントミラー回路７、８側へ出力
される入力信号レベルが大きくなり、利得は高くなる。
発明が解決しようとする課題 上記実施例では電流I2を０にしたときもトランジスタQ2
はトランジスタQ4とQ5のベース電流を供給しなければな
らないから電流が流れる。そのためトランジスタQ1とQ2
のVBEの電圧差が大きくなく減衰比が充分にとれないと
いう欠点がある。この点を更に詳述すると、まず、一般
にトランジスタのVfは、ｋをボルツマン定数、Ｔを絶対
温度、ｑを電子の電荷、Ｉを第３図に示すトランジスタ
のダイオード特性の順方向電流、Isを逆方向飽和電流と
すると、 Vf＝（kT/q）ln（I/Is） で表わされるが、第２図の利得を最大に絞ったときでも
トランジスタQ2の電流は前述したようにトランジスタQ
4,Q5のベース電流を供給する分だけ電流が流れる（例え
ば第３図で0.2μＡ）。このとき、トランジスタQ1の電
流は第３図で100μＡとすると、両者の電圧Vf1、Vf2の
差Vcは（イ）に示すように僅かである。もし、トランジ
スタQ2の電流が流れなければ、その差は（ロ）に示す如
く大きくなる。
はトランジスタQ4とQ5のベース電流を供給しなければな
らないから電流が流れる。そのためトランジスタQ1とQ2
のVBEの電圧差が大きくなく減衰比が充分にとれないと
いう欠点がある。この点を更に詳述すると、まず、一般
にトランジスタのVfは、ｋをボルツマン定数、Ｔを絶対
温度、ｑを電子の電荷、Ｉを第３図に示すトランジスタ
のダイオード特性の順方向電流、Isを逆方向飽和電流と
すると、 Vf＝（kT/q）ln（I/Is） で表わされるが、第２図の利得を最大に絞ったときでも
トランジスタQ2の電流は前述したようにトランジスタQ
4,Q5のベース電流を供給する分だけ電流が流れる（例え
ば第３図で0.2μＡ）。このとき、トランジスタQ1の電
流は第３図で100μＡとすると、両者の電圧Vf1、Vf2の
差Vcは（イ）に示すように僅かである。もし、トランジ
スタQ2の電流が流れなければ、その差は（ロ）に示す如
く大きくなる。
従って、この回路図の減衰量ATTは、次の式で表わされ
るが、 ATT＝20log（Vo/Vi） ＝20log〔2/｛１＋exp（qVc/kT）｝〕 …… この式中のVcが小さいことにより減衰量ATTを充分大き
くとることができないのである。この例で考えると、ト
ランジスタQ1,Q2のVf差はkT/q＝26mVとして計算する
と、約162mVとなるので、ATT≒−48dBとなり、またベー
ス電流などの素子バラツキ、温度バラツキなどの要因も
含むことになる。
るが、 ATT＝20log（Vo/Vi） ＝20log〔2/｛１＋exp（qVc/kT）｝〕 …… この式中のVcが小さいことにより減衰量ATTを充分大き
くとることができないのである。この例で考えると、ト
ランジスタQ1,Q2のVf差はkT/q＝26mVとして計算する
と、約162mVとなるので、ATT≒−48dBとなり、またベー
ス電流などの素子バラツキ、温度バラツキなどの要因も
含むことになる。
本発明はこのような点に鑑みてなされたものであって、
簡単な構成で充分な減衰が得られるようにした利得制御
回路を提供することを目的とする。
簡単な構成で充分な減衰が得られるようにした利得制御
回路を提供することを目的とする。
課題を解決するための手段 上記目的を達成するため本発明では、差動増幅器を構成
する差動対トランジスタのベース間電位差を可変するこ
とによって前記差動増幅器の利得を制御するようにした
利得制御回路において、 ベースが共通の電圧源に接続された第１、第２トランジ
スタと、 前記第２トランジスタのベース・エミッタ間に該ベース
・エミッタのダイオード部分とは逆導電型に接続された
一方向性導電素子と、 前記第１、第２トランジスタのエミッタをそれぞれ前記
差動対トランジスタのベースに接続する手段と、 前記第１トランジスタのエミッタに接続された第１定電
流源手段と、 前記第２トランジスタのエミッタに接続された第２定電
流源手段と、 前記第２トランジスタのエミッタに接続された可変電流
源手段と、 を設けた構成としている。
する差動対トランジスタのベース間電位差を可変するこ
とによって前記差動増幅器の利得を制御するようにした
利得制御回路において、 ベースが共通の電圧源に接続された第１、第２トランジ
スタと、 前記第２トランジスタのベース・エミッタ間に該ベース
・エミッタのダイオード部分とは逆導電型に接続された
一方向性導電素子と、 前記第１、第２トランジスタのエミッタをそれぞれ前記
差動対トランジスタのベースに接続する手段と、 前記第１トランジスタのエミッタに接続された第１定電
流源手段と、 前記第２トランジスタのエミッタに接続された第２定電
流源手段と、 前記第２トランジスタのエミッタに接続された可変電流
源手段と、 を設けた構成としている。
作用 このような構成によると、可変電流源15の電流値がI3＝
０のときは、I1とI2の電流値は同一となり、第１、第２
のトランジスタのVfであるので、差動増幅器は平衡状態
となる。次に可変電流源15の電流値を大きくしていく
と、利得が下がっていき、ついには第２トランジスタの
ベース・エミッタ間に接続されている一方向性導電素子
が導通状態となる。このように一方向性導電素子が導通
すると、第１、第２トランジスタのエミッタ間には第１
トランジスタQ1のVfと一方向性導電素子の電圧降下の電
圧差が生じ、その電圧差が差動増幅器のトランジスタの
ベースにかかるので、この差動増幅器を通る入力信号の
減衰が大きくなる。今、一方向性導電素子をダイオード
とすれば、第１、第２のトランジスタのエミッタ間には
2Vfの電圧差が生じることになる。
０のときは、I1とI2の電流値は同一となり、第１、第２
のトランジスタのVfであるので、差動増幅器は平衡状態
となる。次に可変電流源15の電流値を大きくしていく
と、利得が下がっていき、ついには第２トランジスタの
ベース・エミッタ間に接続されている一方向性導電素子
が導通状態となる。このように一方向性導電素子が導通
すると、第１、第２トランジスタのエミッタ間には第１
トランジスタQ1のVfと一方向性導電素子の電圧降下の電
圧差が生じ、その電圧差が差動増幅器のトランジスタの
ベースにかかるので、この差動増幅器を通る入力信号の
減衰が大きくなる。今、一方向性導電素子をダイオード
とすれば、第１、第２のトランジスタのエミッタ間には
2Vfの電圧差が生じることになる。
実施例 以下、本発明の実施例を図面を参照しつつ説明する。本
発明を実施した第１図において、第２図の従来例と同一
部分については同一の符号を付して重複説明を省略す
る。本実施例では差動対トランジスタQ3,Q4及びQ5,Q6の
ベース電流を供給する回路が第１、第２トランジスタQ
1,Q2と、前記第２トランジスタQ2のベース・エミッタ間
に該ベース・エミッタのダイオード部分とは逆導電型に
接続されたダイオードD1と、前記第１、第２トランジス
タQ1,Q2のエミッタをそれぞれ前記差動増幅器１の一対
のトランジスタQ3,Q4及びQ5,Q6のベースに接続する線路
13,14と、前記第２トランジスタQ2のエミッタ側に電流
を供給する可変電流源15と、前記第１、第２トランジス
タQ1,Q2のエミッタに接続されたトランジスタQ11,Q12、
それらのエミッタと接地点間に接続された抵抗R1,R2
と、トランジスタQ11,Q12に一定バイアスを与えるため
のダイオードD2、抵抗R3と、定電流源12とから成ってい
る。
発明を実施した第１図において、第２図の従来例と同一
部分については同一の符号を付して重複説明を省略す
る。本実施例では差動対トランジスタQ3,Q4及びQ5,Q6の
ベース電流を供給する回路が第１、第２トランジスタQ
1,Q2と、前記第２トランジスタQ2のベース・エミッタ間
に該ベース・エミッタのダイオード部分とは逆導電型に
接続されたダイオードD1と、前記第１、第２トランジス
タQ1,Q2のエミッタをそれぞれ前記差動増幅器１の一対
のトランジスタQ3,Q4及びQ5,Q6のベースに接続する線路
13,14と、前記第２トランジスタQ2のエミッタ側に電流
を供給する可変電流源15と、前記第１、第２トランジス
タQ1,Q2のエミッタに接続されたトランジスタQ11,Q12、
それらのエミッタと接地点間に接続された抵抗R1,R2
と、トランジスタQ11,Q12に一定バイアスを与えるため
のダイオードD2、抵抗R3と、定電流源12とから成ってい
る。
この差動増幅器の利得は（ａ）点と（ｂ）点との間の電
位差、即ちエミッタフォロアを成す第１、第２トランジ
スタQ1,Q2のそれぞれのエミッタ電圧の差により決定さ
れる。これらのトランジスタQ1,Q2のベースは同一の電
位に保持されているので、それらのエミッタ電圧の差は
エミッタ電流の比によってのみ決まる。ここで、エミッ
タ電流はエミッタに接続された定電流源用のトランジス
タQ11,Q12及び可変電流源15によって決まる。トランジ
スタQ11とQ12が同一形状でR1＝R2とすればI1=I2である
から、今、I3＝０であると、第１、第２トランジスタQ
1,Q2から出力される電流I6、I7は同一となり、（ａ）点
と（ｂ）点には電位差が生じないので、トランジスタQ3
とQ4は平衡状態となり、且つトランジスタQ5とQ6も平衡
状態となる。I3が流れると、トランジスタQ4、Q5の導通
度が高くなり、逆にトランジスタQ3,Q6の導通度は絞ら
れ、差動増幅器の利得は低下していくが、 I3≦I2+2Ib であると、ダイオードD1は導通しないが、 I3＞I2+2Ib のときは、ダイオードD1が導通し、（ａ）点と（ｂ）点
間の電位差は2Vfになり、Vf＝0.7Vとすれば、理論上、
式より常温で−461dBという大きな減衰が得られるこ
とになる。ただし、kT/q＝26mVとする。尚、ダイオード
D1によってトランジスタQ2の逆バイアスを防ぐこともで
きるという利点もある。
位差、即ちエミッタフォロアを成す第１、第２トランジ
スタQ1,Q2のそれぞれのエミッタ電圧の差により決定さ
れる。これらのトランジスタQ1,Q2のベースは同一の電
位に保持されているので、それらのエミッタ電圧の差は
エミッタ電流の比によってのみ決まる。ここで、エミッ
タ電流はエミッタに接続された定電流源用のトランジス
タQ11,Q12及び可変電流源15によって決まる。トランジ
スタQ11とQ12が同一形状でR1＝R2とすればI1=I2である
から、今、I3＝０であると、第１、第２トランジスタQ
1,Q2から出力される電流I6、I7は同一となり、（ａ）点
と（ｂ）点には電位差が生じないので、トランジスタQ3
とQ4は平衡状態となり、且つトランジスタQ5とQ6も平衡
状態となる。I3が流れると、トランジスタQ4、Q5の導通
度が高くなり、逆にトランジスタQ3,Q6の導通度は絞ら
れ、差動増幅器の利得は低下していくが、 I3≦I2+2Ib であると、ダイオードD1は導通しないが、 I3＞I2+2Ib のときは、ダイオードD1が導通し、（ａ）点と（ｂ）点
間の電位差は2Vfになり、Vf＝0.7Vとすれば、理論上、
式より常温で−461dBという大きな減衰が得られるこ
とになる。ただし、kT/q＝26mVとする。尚、ダイオード
D1によってトランジスタQ2の逆バイアスを防ぐこともで
きるという利点もある。
本実施例ではダイオードD1を用いたが、ダイオードに限
る必要はなく、他の一方向性導通素子であってもよいこ
とはいうまでもない。
る必要はなく、他の一方向性導通素子であってもよいこ
とはいうまでもない。
発明の効果 以上説明した通り、本発明によれば、簡単な構成により
差動増幅器の利得に関しバラツキ要因が極めて少なく大
きな減衰が得られるという効果がある。
差動増幅器の利得に関しバラツキ要因が極めて少なく大
きな減衰が得られるという効果がある。
第１図は本発明を実施した利得制御回路の回路図であ
る。第２図は従来例の回路図であり、第３図はその説明
図である。 １……差動増幅器、Q1……第１トランジスタ、Q2……第
２トランジスタ、D1……ダイオード（一方向性導電素
子）、13,14……線路、15……可変電流源。
る。第２図は従来例の回路図であり、第３図はその説明
図である。 １……差動増幅器、Q1……第１トランジスタ、Q2……第
２トランジスタ、D1……ダイオード（一方向性導電素
子）、13,14……線路、15……可変電流源。
Claims (1)
- 【請求項１】差動増幅器を構成する差動対トランジスタ
のベース間電位差を可変することによって前記差動増幅
器の利得を制御するようにした利得制御回路において、 ベースが共通の電圧源に接続された第１、第２トランジ
スタと、 前記第２トランジスタのベース・エミッタ間に該ベース
・エミッタのダイオード部分とは逆導電型に接続された
一方向性導電素子と、 前記第１、第２トランジスタのエミッタをそれぞれ前記
差動対トランジスタのベースに接続する手段と、 前記第１トランジスタのエミッタに接続された第１定電
流源手段と、 前記第２トランジスタのエミッタに接続された第２定電
流源手段と、 前記第２トランジスタのエミッタに接続された可変電流
源手段と、 を設けたことを特徴とする利得可変制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15355290A JPH0744411B2 (ja) | 1990-06-11 | 1990-06-11 | 利得制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15355290A JPH0744411B2 (ja) | 1990-06-11 | 1990-06-11 | 利得制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0444407A JPH0444407A (ja) | 1992-02-14 |
| JPH0744411B2 true JPH0744411B2 (ja) | 1995-05-15 |
Family
ID=15565000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15355290A Expired - Fee Related JPH0744411B2 (ja) | 1990-06-11 | 1990-06-11 | 利得制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744411B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10312937A (ja) * | 1997-05-13 | 1998-11-24 | Nippon Sanso Kk | 電気二重層キャパシタ用炭素材の製造方法並びに炭素電極および電気二重層キャパシタ |
| WO2001086674A1 (en) | 2000-05-09 | 2001-11-15 | Mitsubishi Chemical Corporation | Activated carbon for electric double layer capacitor |
| JP3660944B2 (ja) | 2001-09-26 | 2005-06-15 | 独立行政法人科学技術振興機構 | 分極性電極を備えた電気二重層コンデンサ |
| JP4851541B2 (ja) * | 2006-12-28 | 2012-01-11 | 日鍛バルブ株式会社 | 機械式アジャスタ |
| JP6485999B2 (ja) | 2013-09-20 | 2019-03-20 | アイオン株式会社 | 蓄電デバイスの電極及びその製造方法 |
-
1990
- 1990-06-11 JP JP15355290A patent/JPH0744411B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444407A (ja) | 1992-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |